對弓網(wǎng)故障的檢測在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實(shí)時存儲和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標(biāo)準(zhǔn)在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進(jìn)程。 本文旨在研究并實(shí)現(xiàn)一種實(shí)時采集并對特定幀進(jìn)行壓縮傳輸?shù)姆椒āＭㄟ^采用可編程邏輯器件FPGA來實(shí)現(xiàn)整個采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點(diǎn)。 本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設(shè)計方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識及設(shè)計，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標(biāo)準(zhǔn)介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計；隨后介紹了JPEG標(biāo)準(zhǔn)，并根據(jù)故障檢測的特點(diǎn)，設(shè)計了針對灰度圖像壓縮的JPEG編碼器，設(shè)計中先分別對組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進(jìn)行了仿真測試，然后再對整個JPEG編碼器進(jìn)行了測試；最后設(shè)計了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計的JPEG編碼器進(jìn)行壓縮，再設(shè)計一個僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機(jī)，在PC機(jī)上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。 本文實(shí)現(xiàn)了整個采集壓縮系統(tǒng)，同時也進(jìn)一步驗(yàn)證了本文設(shè)計的灰度圖像JPEG編碼器的正確性。相信本文無論是對弓網(wǎng)故障的圖像檢測，還是對于JPEG編碼器的芯片設(shè)計都有一定的參考價值。
標(biāo)簽： FPGA JPEG 壓縮系統(tǒng)
上傳時間： 2013-04-24
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基于DSP技術(shù)的虛擬式FFT頻譜分析儀：虛擬儀器已經(jīng)成為儀器發(fā)展的一個重要方向,目前已在眾多領(lǐng)域獲得了廣泛應(yīng)用。FFT 頻譜分析是機(jī)械工程、故障診斷等諸多領(lǐng)域所廣泛采用的分析方法。但傳統(tǒng)FFT
上傳時間： 2013-04-24
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現(xiàn)場可編程門陣列(FPGA)是一種現(xiàn)場可編程專用集成電路，它將門陣列的通用結(jié)構(gòu)與現(xiàn)場可編程的特性結(jié)合于一體，如今，F(xiàn)PGA系列器件已成為最受歡迎的器件之一。隨著FPGA器件的廣泛應(yīng)用，它在數(shù)字系統(tǒng)中的作用日益變得重要，它所要求的準(zhǔn)確性也變得更高。因此，對FPGA器件的故障測試和故障診斷方法進(jìn)行更全面的研究具有重要意義。隨著FPGA器件的迅速發(fā)展，F(xiàn)PGA的密度和復(fù)雜程度也越來越高，使大量的故障難以使用傳統(tǒng)方法進(jìn)行測試，所以人們把視線轉(zhuǎn)向了可測性設(shè)計(DFT)問題。可測性設(shè)計的提出為解決測試問題開辟了新的有效途徑，而邊界掃描測試方法是其中一個重要的技術(shù)。 本文對FPGA的故障模型及其測試技術(shù)和邊界掃描測試的相關(guān)理論與方法進(jìn)行了詳細(xì)的探討，給出了利用布爾矩陣?yán)碚摻⒌倪吔鐠呙铚y試過程的數(shù)學(xué)描述和數(shù)學(xué)模型。論文中首先討論邊界掃描測試中的測試優(yōu)化問題，總結(jié)解決兩類優(yōu)化問題的現(xiàn)有算法，分別對它們的優(yōu)缺點(diǎn)進(jìn)行了對比，進(jìn)而提出對兩種現(xiàn)有算法的改進(jìn)思想，并且比較了改進(jìn)前后優(yōu)化算法的性能。另外，本文還對FPGA連線資源中基于邊界掃描測試技術(shù)的自適應(yīng)完備診斷算法進(jìn)行了深入研究。在研究過程中，本文基于自適應(yīng)完備診斷的思想對原有自適應(yīng)診斷算法的性能進(jìn)行了分析，并將獨(dú)立測試集和測試矩陣的概念引入原有自適應(yīng)診斷算法中，使改進(jìn)后的優(yōu)化算法能夠簡化原算法的實(shí)現(xiàn)過程，并實(shí)現(xiàn)完備診斷的目標(biāo)。最后利用測試仿真模型證明了優(yōu)化算法能夠更有效地實(shí)現(xiàn)完備診斷的目標(biāo)，在緊湊性指標(biāo)與測試復(fù)雜性方面比現(xiàn)在算法均有所改進(jìn)，實(shí)現(xiàn)了算法的優(yōu)化。
標(biāo)簽： FPGA 可測性設(shè)計 方法研究
上傳時間： 2013-06-30
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本書結(jié)合 目前高壓電器的運(yùn)行、操作、維護(hù)、檢修中存在的問題, 系統(tǒng)地介 紹了電流互感器、電流互感器的故障診斷與處理, 電壓互感器、電壓互感器的故 障診斷與處理、互感器的檢測與試驗(yàn)、現(xiàn)代互感器、少油斷路器、真空斷路器、真 空斷路器的故障診斷與處理、真空斷路器操作過電壓、SF6 斷路器、SF6 斷路器的 故障診斷與處理、斷路器操作機(jī)構(gòu)等 內(nèi)容, 以問答形式深入淺出地闡述了高壓 電器運(yùn)行、維護(hù)、檢修中經(jīng)常涉及的電工理論知識和實(shí)際操作技能。
標(biāo)簽： 高壓電器 實(shí)用技術(shù) 問答
上傳時間： 2013-05-28
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基于微處理器的數(shù)字PID控制器改變了傳統(tǒng)模擬PID控制器參數(shù)整定不靈活的問題。但是常規(guī)微處理器容易在環(huán)境惡劣的情況下出現(xiàn)程序跑飛的問題，如果實(shí)現(xiàn)PID軟算法的微處理器因?yàn)閺?qiáng)干擾或其他原因而出現(xiàn)故障，會引起輸出值的大幅度變化或停止響應(yīng)。而FPGA的應(yīng)用可以從本質(zhì)上解決這個問題。因此，利用FPGA開發(fā)技術(shù)，實(shí)現(xiàn)智能控制器算法的芯片化，使之能夠廣泛的用于各種場合，具有很大的應(yīng)用意義。 首先分析FPGA的內(nèi)部結(jié)構(gòu)特點(diǎn)，總結(jié)FPGA設(shè)計技術(shù)及開發(fā)流程，指出實(shí)現(xiàn)結(jié)構(gòu)優(yōu)化設(shè)計，降低設(shè)計難度，是擴(kuò)展設(shè)計功能、提高芯片性能和產(chǎn)品性價比的關(guān)鍵。控制系統(tǒng)由四個模塊組成，主要包括核心控制器模塊、輸入輸出模塊以及人機(jī)接口。其中控制器部分為系統(tǒng)的關(guān)鍵部件。在分析FPGA設(shè)計結(jié)構(gòu)類型和特點(diǎn)的基礎(chǔ)上，提出一種基于FPGA改進(jìn)型并行結(jié)構(gòu)的PID溫度控制器設(shè)計方法。在PID算法與FPGA的運(yùn)算器邏輯映像過程中，采用將補(bǔ)碼的加法器代替減法器設(shè)計，增加整數(shù)運(yùn)算結(jié)果的位擴(kuò)展處理，進(jìn)行不同數(shù)據(jù)類型的整數(shù)歸一化等不同角度的處理方法融合為一體，可以有效地減少邏輯運(yùn)算部件。應(yīng)用Ouartus Ⅱ圖形輸入與Verilog HDL語言相結(jié)合設(shè)計實(shí)現(xiàn)了PID控制器，用Modelsim仿真驗(yàn)證了設(shè)計結(jié)果的正確性，用Synplify Pro進(jìn)行電路綜合，在Quaitus Ⅱ軟件中實(shí)現(xiàn)布局布線，最后生成FPGA的編程文件。根據(jù)控制系統(tǒng)的要求，論文設(shè)計完成了12位模數(shù)AD轉(zhuǎn)換器、數(shù)據(jù)顯示器、按鍵等相關(guān)外圍接口電路。 將一階、純滯后、大慣性電阻爐溫作為控制對象，以EP1C3T144 FPGA為核心，構(gòu)建PID控制系統(tǒng)。在采用Pt100溫度傳感器、分辨率為2℃、最大溫度控制范圍0～400℃的條件下，實(shí)驗(yàn)結(jié)果表明，達(dá)到無超調(diào)的穩(wěn)定控制要求，為降低FPGA實(shí)現(xiàn)PID控制器的設(shè)計難度提供了有效的方法。
上傳時間： 2013-05-24
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該論文基于NIOS Ⅱ軟核處理器和Altera的FPGA技術(shù)，設(shè)計了一種便攜式的振動頻譜分析儀，用于旋轉(zhuǎn)機(jī)械的故障監(jiān)測和診斷。以SOPC技術(shù)為手段，將信號采集和信號處理電路通過可編程片上系統(tǒng)來實(shí)現(xiàn)，其特點(diǎn)是將對ADC的控制、數(shù)字信號的濾波、快速傅立葉變換的設(shè)計，通過FPGA芯片集成在一起，以NIOS Ⅱ來完成32位CPU的狀態(tài)控制功能。工程機(jī)械、汽車車輛中都存在諸如發(fā)動機(jī)類的旋轉(zhuǎn)機(jī)械，這類設(shè)備的異常振動往往會影響正常工作，嚴(yán)重時還會出現(xiàn)各種重大事故，該分析儀可以實(shí)時地或定期地對發(fā)動機(jī)、齒輪箱等旋轉(zhuǎn)機(jī)械進(jìn)行振動頻譜分析和監(jiān)測，運(yùn)用于民用機(jī)械能產(chǎn)生非常好的經(jīng)濟(jì)效益。 該論文從四個方面進(jìn)行了研究工作。其一，利用FPGA對ADC芯片的工作進(jìn)行控制，使其在規(guī)定的時間內(nèi)與DSP模塊進(jìn)行數(shù)據(jù)交換，并對ADC各引腳時序進(jìn)行控制，使兩者協(xié)調(diào)同步工作，編制了相應(yīng)的VHDL語言程序。其二，采用SOPC Builder設(shè)計開發(fā)，實(shí)現(xiàn)了基于NIOS Ⅱ的32位CPU軟核，創(chuàng)建了相應(yīng)的C/C++和匯編的宏代碼，使得軟件可以訪問用戶自定義邏輯。對頂層設(shè)計產(chǎn)生的VHDL的RTL代碼和仿真文件進(jìn)行了綜合、編譯適配以及仿真。其三，配合Matlab和DSP Builder的強(qiáng)大功能進(jìn)行DSP模塊設(shè)計，開發(fā)出了FIR和FFT等功能模塊，并且添加到SOPC系統(tǒng)中，使其可以由NIOS Ⅱ很容易的調(diào)用。其四，在NIOS Ⅱ系統(tǒng)中添加了uC/OS Ⅱ操作系統(tǒng)，提高了整個系統(tǒng)的穩(wěn)定性，并且降低了開發(fā)難度，提高了系統(tǒng)升級的能力。由于整個設(shè)計是基于FPGA開發(fā)的，所以該系統(tǒng)包括了所有FPGA系統(tǒng)的特點(diǎn)，包括并行的DSP處理、在系統(tǒng)可編程、升級簡單等特點(diǎn)，極易使設(shè)計產(chǎn)品化。
上傳時間： 2013-04-24
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ChipScope Pro具有傳統(tǒng)邏輯分析儀的功能，是針對Xilinx Virtex Pro等系列FPGA的在線片內(nèi)信號分析工具，主要功能是通過JTAG口，實(shí)時、在線、方便地觀察到FPGA內(nèi)部的信號，給調(diào)試、故障定位提供極大的方便。ChipScope Pro的基本原理是利用FPGA中未使用的BlockRam,根據(jù)用戶設(shè)定的觸發(fā)條件將信號實(shí)時的保存到這些BlockRam中，然后通過JTAG口傳送到計算機(jī)，最后在計算機(jī)屏幕上顯示出時序波形。
上傳時間： 2013-05-22
上傳用戶：wangrijun
筆者在火災(zāi)自動報警系統(tǒng)的聯(lián)網(wǎng)設(shè)計中，經(jīng)大量試驗(yàn)，發(fā)現(xiàn)在使用RS-485總線時，如果簡單地按常規(guī)方式設(shè)計電路，那么在實(shí)際工程中可能存在以下兩個問題：一是通信數(shù)據(jù)收發(fā)不可靠；二是在多機(jī)通信方式下，一個節(jié)點(diǎn)的故障(如死機(jī))往往會使得整個系統(tǒng)的通信框架崩潰，而且給故障的排查帶來困難。針對上述問題，對485總線接口的軟硬件設(shè)計采取了有效的改進(jìn)措施，大大提高了聯(lián)網(wǎng)系統(tǒng)的可靠性和穩(wěn)定性。
上傳時間： 2013-05-28
上傳用戶：pioneer_lvbo
FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件，F(xiàn)PGA的出現(xiàn)使得ASIC(Application Specific Integrated Circuits)產(chǎn)品的上市周期大大縮短，并且節(jié)省了大量的開發(fā)成本。目前FPGA的功能越來越強(qiáng)大，滿足了目前集成電路發(fā)展的新需求，但是其結(jié)構(gòu)同益復(fù)雜，規(guī)模也越來越大，內(nèi)部資源的種類也R益豐富，但同時也給測試帶來了困難，F(xiàn)PGA的發(fā)展對測試的要求越來越高，對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關(guān)盒布線資源的可測性設(shè)計，通過在FPGA內(nèi)部加入一條移位寄存器鏈對開關(guān)盒進(jìn)行配置編程，使得開關(guān)盒布線資源測試時間和測試成本減少了99％以上，而且所增加的芯片面積僅僅在5％左右，增加的邏輯資源對FPGA芯片的使用不會造成任何影響，這種方案采用了小規(guī)模電路進(jìn)行了驗(yàn)證，取得了很好的結(jié)果，是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發(fā)的FPGA芯片F(xiàn)DP250K的邏輯資源進(jìn)行了嚴(yán)格、充分的測試，從FPGA最小的邏輯單元LC開始，首先得到一個LC的測試配置，再結(jié)合SLICE內(nèi)部兩個LC的連接關(guān)系得到一個SLICE邏輯單元的4種測試配置，并且采用陣列化的測試方案，同時測試芯片內(nèi)部所有的邏輯單元，使得FPGA內(nèi)部的邏輯資源得完全充分的測試，測試的故障覆蓋率可達(dá)100％，測試配置由配套編程工具產(chǎn)生，測試取得了完滿的結(jié)果。
上傳時間： 2013-06-29
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隨著數(shù)字技術(shù)、大規(guī)模集成電路及計算機(jī)的大量普及和快速發(fā)展，邏輯分析儀(Logic Analyzer，簡稱LA)作為數(shù)字系統(tǒng)的數(shù)據(jù)域測試儀器中應(yīng)用最為廣泛、最有代表性的一種通用測試儀器，為解決越來越復(fù)雜的數(shù)字系統(tǒng)的檢測和故障診...
上傳時間： 2013-05-17
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