基于可編程邏輯器件CPLD和直接數字頻率合成技術（DDS）的三相多波形函數發生器
標簽： CPLD DDS 可編程邏輯器件 三相
上傳時間： 2013-12-24
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數字電路第一章：與、或、非邏輯關系 復合邏輯關系 邏輯關系的描述
標簽： 邏輯 數字電路
上傳時間： 2015-09-29
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人工智能的重要入門書籍,介紹圖靈機模型,已經當今數字計算機在進行圖靈測試遇到的困難,前進的方向,書中有很多生動的原理與邏輯分析,對于開闊眼界,拓展思維,了解人工智能基礎很有幫助.
標簽： 人工智能 書籍 模型 數字
上傳時間： 2013-12-29
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摘要：介紹了基于可編程邏輯器件CPLD和直接數字頻率合成技術（DDS）的三相多波形函數發生器的基本原理，并在此基礎上給出了基于CPLD的各模塊設計方法及其VHDL源程序
上傳時間： 2015-10-28
上傳用戶：wqxstar
一種由可編程邏輯器件集成的數字濾波器的設計
標簽： 可編程邏輯器件 集成 數字濾波器
上傳時間： 2015-10-30
上傳用戶：gundamwzc
:簽密就是能夠在一個邏輯步驟內同時完成數字簽名和加密兩項功能，比傳統的“先簽名后加密” 有更高的效率.結合多重簽名和簽密的思想提出了一種多重簽密模型，模型中的簽名和加密技術可以靈 活選取，使其不僅可以實例化為對單個和一組消息的多重簽密方案，還能實例化為多人才能解簽密的多重簽密方案。
標簽： 邏輯 數字簽名 加密
上傳時間： 2014-08-23
上傳用戶：gdgzhym
第一章 數字信號處理、計算、程序、算法和硬線邏輯的基本概念 第二章 Verilog HDL設計方法概述 第三章 Verilog HDL的基本語法 第四章 不同抽象級別的Verilog HDL模型 第五章 基本運算邏輯和它們的Verilog HDL模型 第六章 運算和數據流動控制邏輯 第七章 有限狀態機和可綜合風格的Verilog HDL
標簽： Verilog HDL 數字信號處理 基本概念
上傳時間： 2016-02-08
上傳用戶：ardager
簡易數字頻率計利用復雜可編程邏輯器件FPGA,VHDL編程將所有功能模塊集成在一塊芯片上。功能模塊包括時基脈沖發生器、計數器、數據鎖存器和顯示電路4部分。設計時先分別設計各功能模塊，并調試得到正確仿真結果，然后將各個功能模塊組合起來。最后作整體仿真、下載，得到實物。由于采用純數字硬件設計制作，穩定性、可靠性遠遠高于使用單片機或模擬方式實現的系統，外圍電路簡單。該數字頻率計達到預期要求，實現了可變量程測量，測量范圍0.1Hz—9999MHz，精度可達0.1Hz。
標簽： FPGA VHDL 模塊 分
上傳時間： 2016-03-20
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中南大學數字電子技術課程設計--數字鐘的設計 一.設計目的 1. 進一步掌握各芯片的邏輯功能及使用方法。 2. 進一步掌握數字鐘的設計方法和和計數器相互級聯的方法。 3. 進一步掌握數字系統的設計和數字系統功能的測試方法。 4. 進一步掌握數字系統的制作和布線方法。 二.設計要求 1．設計指標 數字鐘具有顯示時、分、秒的功能； 有校時功能，可以分別對時及分進行單獨校時，使其校正到標準時間； 計時過程具有報時功能，當時間到達整點前10秒進行蜂鳴報時，報時聲音四低一高； 并且要求走時準確。 2．設計要求 畫出電路原理圖（或仿真電路圖）； 元器件及參數選擇，有相關原器件清單； 3．制作要求 自行裝配和調試，并能發現問題和解決問題。 4．編寫設計報告 寫出設計與制作的全過程，附上有關資料和圖紙，有心得體會。
標簽： 數字 大學 數字電子技術 芯片
上傳時間： 2013-12-25
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數字電路中的組合邏輯電路，看看，挺有用的。
標簽： 數字電路 組合邏輯電路
上傳時間： 2016-04-30
上傳用戶：李夢晗
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