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數字邏輯

數字邏輯是數字電路邏輯設計的簡稱,其內容是應用數字電路進行數字系統邏輯設計。電子數字計算機是由具有各種邏輯功能的邏輯部件組成的,這些邏輯部件按其結構可分為組合邏輯電路和時序邏輯電路。組合邏輯電路是由與門、或門和非門等門電路組合形成的邏輯電路;時序邏輯電路是由觸發器和門電路組成的具有記憶能力的邏輯電路。有了組合邏輯電路和時序邏輯電路,再進行合理的設計和安排,就可以表示和實現布爾代數的基本運算。
  • 基于FPGA的數字中頻收發信機的設計與實現.rar

    軟件無線電(Software Defined Radio)是無線通信系統收發信機的發展方向,它使得通信系統的設計者可以將主要精力集中到收發機的數字處理上,而不必過多關注電路實現。在進行數字處理時,常用的方案包括現場可編程門陣列(FPGA)、數字信號處理器(DSP)和專用集成電路(ASIC)。FPGA以其相對較低的功耗和相對較低廉的成本,成為許多通信系統的首先方案。正是在這樣的前提下,本課題結合軟件無線電技術,研究并實現基于FPGA的數字收發信機。 @@ 本論文主要研究了發射機和接收機的結構和相關的硬件實現問題。首先,從理論上對發射機和接收機結構進行研究,找到收發信機設計中關鍵問題。其次,在理論上有深刻認識的基礎上,以FPGA為手段,將反饋控制算法、反饋補償算法和前饋補償算法落實到硬件電路上。同步一直是數字通信系統中的關鍵問題,它也是本文的研究重點。本文在研究了已有各種同步方法的基礎上,設計了一種新的同步方法和相應的接收機結構,并以硬件電路將其實現。最后,針對所設計的硬件系統,本文還進行了充分的硬件系統測試。硬件測試的各項數據結果表明系統設計方案是可行的,基本實現了數字中頻收發機系統的設計要求。 @@ 本文中發射機系統是以Altera公司EP2C70F672C6為硬件平臺,接收機系統以Altera公司EP2S180F1020C3為硬件平臺。收發系統均是在Ouartus Ⅱ 8.0環境下,通過編寫Verilog HDL代碼和調用Altera IP core加以實現。在將設計方案落實到硬件電路實現之前,各種算法均使用MATLAB進行原理仿真,并在MATLAB仿真得到正確結果的基礎上,使用Quartus Ⅱ 8.0中的功能仿真工具和時序仿真工具進行了前仿真和后仿真。所有仿真結果無誤后,可下載至硬件平臺進行調試,通過Quartus Ⅱ 8.0中集成的SignalTap邏輯分析儀,可以實時觀察電路中各點信號的變化情況,并結合示波器和頻譜儀,得到硬件測試結果。 @@關鍵詞:SDR;數字收發機;FPGA;載波同步;符號同步

    標簽: FPGA 數字中頻 收發信機

    上傳時間: 2013-04-24

    上傳用戶:diaorunze

  • FPGA內全數字延時鎖相環的設計.rar

    現場可編程門陣列(FPGA)的發展已經有二十多年,從最初的1200門發展到了目前數百萬門至上千萬門的單片FPGA芯片。現在,FPGA已廣泛地應用于通信、消費類電子和車用電子類等領域,但國內市場基本上是國外品牌的天下。 在高密度FPGA中,芯片上時鐘分布質量變的越來越重要,時鐘延遲和時鐘偏差已成為影響系統性能的重要因素。目前,為了消除FPGA芯片內的時鐘延遲,減小時鐘偏差,主要有利用延時鎖相環(DLL)和鎖相環(PLL)兩種方法,而其各自又分為數字設計和模擬設計。雖然用模擬的方法實現的DLL所占用的芯片面積更小,輸出時鐘的精度更高,但從功耗、鎖定時間、設計難易程度以及可復用性等多方面考慮,我們更愿意采用數字的方法來實現。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎,對全數字延時鎖相環(DLL)電路進行分析研究和設計,在此基礎上設計出具有自主知識產權的模塊電路。 本文作者在一年多的時間里,從對電路整體功能分析、邏輯電路設計、晶體管級電路設計和仿真以及最后對設計好的電路仿真分析、電路的優化等做了大量的工作,通過比較DLL與PLL、數字DLL與模擬DLL,深入的分析了全數字DLL模塊電路組成結構和工作原理,設計出了符合指標要求的全數字DLL模塊電路,為開發自我知識產權的FPGA奠定了堅實的基礎。 本文先簡要介紹FPGA及其時鐘管理技術的發展,然后深入分析對比了DLL和PLL兩種時鐘管理方法的優劣。接著詳細論述了DLL模塊及各部分電路的工作原理和電路的設計考慮,給出了全數字DLL整體架構設計。最后對DLL整體電路進行整體仿真分析,驗證電路功能,得出應用參數。在設計中,用Verilog-XL對部分電路進行數字仿真,Spectre對進行部分電路的模擬仿真,而電路的整體仿真工具是HSIM。 本設計采用TSMC0.18μmCMOS工藝庫建模,設計出的DLL工作頻率范圍從25MHz到400MHz,工作電壓為1.8V,工作溫度為-55℃~125℃,最大抖動時間為28ps,在輸入100MHz時鐘時的功耗為200MW,達到了國外同類產品的相應指標。最后完成了輸出電路設計,可以實現時鐘占空比調節,2倍頻,以及1.5、2、2.5、3、4、5、8、16時鐘分頻等時鐘頻率合成功能。

    標簽: FPGA 全數字 延時

    上傳時間: 2013-06-10

    上傳用戶:yd19890720

  • 基于FPGA的全數字中頻接收機的研究與實現.rar

    本論文基于直接擴頻通信的理論設計了一種全數字的中頻接收機,使用Xilinx公司的FPGA芯片xc3s400作為接收機的主芯片,實現中頻數字信號的下變頻,基帶解調,PN碼的捕獲及跟蹤環路的設計并給出了它們的具體設計步驟及RTL級邏輯電路圖。本文對于數字下變頻器的設計、數字抑制載波恢復環的設計進行了詳細的論述,還使用Matlab中的Simulink對本接收機系統所要使用的全數字Costas環進行了功能仿真并給出了仿真結果。 本文使用高速模數轉換器AD9601對中頻模擬信號進行采樣,最后再用高速數模轉換器AD9740還原出原始信息,并給出了它們與核心芯片xc3s400的接口設計方法及原理電路圖。

    標簽: FPGA 全數字 中頻接收機

    上傳時間: 2013-07-30

    上傳用戶:weiwolkt

  • 基于FPGA的數字信號處理算法研究與高效實現.rar

    現代數字信號處理對實時性提出了很高的要求,當最快的數字信號處理器(DSP)仍無法達到速度要求時,唯一的選擇是增加處理器的數目,或采用客戶定制的門陣列產品。隨著可編程邏輯器件技術的發展,具有強大并行處理能力的現場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優勢。本文以此為背景,研究了基于FPGA的快速傅立葉變換、數字濾波、相關運算等數字信號處理算法的高效實現。 首先,針對圖像聲納實時性的要求和FPGA片內資源的限制,設計了級聯和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法,并針對蝶形運算的特點提出了一些優化和改進措施。 其次,分析了具有相同結構的數字濾波和相關運算的特點,采用了有乘法器和無乘法器兩種結構實現乘累加(MAC)運算。無乘法器結構采用分布式算法(DA),將乘法運算轉化為FPGA易于實現的查表和移位累加操作,顯著提高了運算效率。此外,還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后,完成了圖像聲納預處理模塊。在一片EP2S60上實現了對160路信號的接收、濾波、正交變換以及發送等處理。實驗表明,本論文所有算法均達到了設計要求。

    標簽: FPGA 數字信號處理 算法研究

    上傳時間: 2013-06-09

    上傳用戶:zgu489

  • 數字電視傳輸系統中LDPC碼編碼器的研究與FPGA實現.rar

    自香農先生于1948年開創信息論以來,經過將近60年的發展,信道編碼技術已經成為通信領域的一個重要分支,各種編碼技術層出不窮。目前廣泛研究的低密度奇偶校驗(LDCP)碼是由R.G.Gallager先生提出的一種具有逼近香農限性能的優秀糾錯碼,并已在數字電視、無線通信、磁盤存儲等領域得到大量應用。 目前數字電視已經成為最熱門的話題之一,用手機看北京奧運,已經成為每一個中國人的夢想。最近兩年我國頒布了兩部與數字電視有關的通信標準,分別是數字電視地面傳輸標準(DMB-TH)和移動多媒體(CMMB)即俗稱的手機電視標準。數字電視正與每個人走得越來越近,我國預期在2015年全面實現數字電視并停止模擬電視的播出。作為數字電視標準的核心技術之一的前向糾錯碼技術已經成為眾多科研單位的研究熱點,相應的編解碼芯片更成為重中之重。在DMB-TH標準中用到了LDPC碼和BCH碼的級聯編碼方式,在CMMB標準中用到了LDPC碼和RS碼的級聯編碼方式,在DVB-S2標準中用到了LDPC碼和BCH碼的級聯編碼方式。 本論文以目前最重要的三個與數字電視相關的標準:數字電視地面傳輸標準(DMB-TH)、手機電視標準(CMMB)以及數字衛星電視廣播標準(DVB-S2)為切入點,深入研究它們的編碼方式,設計了這三個標準中的LDPC碼編碼器,并在FPGA上實現了前兩個標準的編碼芯片,實現了DMB-TH標準中0.4、0.6以及0.8三種碼率的復用。在研究CMMB標準中編碼器設計時,提出一種改進的LU分解算法,該分解方式適合任意的H矩陣,具有一定的廣泛性。測試結果表明,芯片邏輯功能完全正確,速度和資源消耗均達到了標準的要求,具有一定的商用價值。

    標簽: LDPC FPGA 數字電視

    上傳時間: 2013-07-07

    上傳用戶:327000306

  • 基于FPGA的數字信號發生器.rar

    數字信號發生器是數字信號處理中不可缺少的調試設備。在某工程項目中,為了提供特殊信號,比如雷達信號,就需要設計專用的數字信號發生器,用以達到發送雷達信號的要求。在本文中提出了使用PCI接口的專用數字信號發生器方案。 該方案的目標是能夠采錄雷達信號,把信號發送到主機作為信號文件存儲起來,然后對這個信號文件進行航跡分離,得到需要的航跡信號文件。同時,信號發生器具有發送信號的功能,可以把不同形式的信號文件發送到檢測端口,用于設備調試。 在本文中系統設計主要分為硬件和軟件兩個方面來介紹: 硬件部分采用了FPGA邏輯設計加上外圍電路來實現的。在硬件設計中,最主要的是FPGA邏輯設計,包括9路主從SPI接口信號的邏輯控制,片外SDRAM的邏輯控制,PCI9054的邏輯控制,以及這些邏輯模塊間信號的同步、發送和接收。在這個過程中信號的方向是雙向的,所選用的芯片都具有雙向數據的功能。 在本文中軟件部分包括驅動軟件和應用軟件。驅動軟件采用PLXSDK驅動開發,通過控制PCI總線完成數據的采錄和發送。應用軟件中包括數據提取和數據發送,采用卡爾曼濾波器等方法。 通過實驗證明該方案完全滿足數據傳輸的要求,達到SPI傳輸的速度要求,能夠完成航跡提取,以及數據傳輸。

    標簽: FPGA 數字信號發生器

    上傳時間: 2013-07-14

    上傳用戶:腳趾頭

  • 基于FPGA的PCI總線接口橋接邏輯設計.rar

    隨著信息技術的發展,數字信號的采集與處理在科學研究、工業生產、航空航天、醫療衛生等部門得到越來越廣泛的應用,這些應用中對數字信號的傳輸速度提出了比較高的要求。傳統的基于ISA總線的信號傳輸效率低,嚴重制約著系統性能的提高。 PCI總線以其高性能、低成本、開放性、軟件兼容性等眾多優點成為當今最流行的計算機局部總線。但是,由于PCI總線硬件接口復雜、不易于接入、協議規范比較繁瑣等缺點,常常需要專用的接口芯片作為橋接,為了解決這一系列問題,本文提出了一種基于FPGA的PCI總線接口橋接邏輯的實現方案,支持PCI突發訪問方式,突發長度為8至128個雙字長度,核心FPGA芯片采用ALTERA公司的CYCLONE FPGA系列的EP1C6Q240C8,容量為6000個邏輯宏單元,速度為-8,編譯后系統速度可以達到80MHz,取得了良好的效果。 基于FPGA的PCI總線接口橋接邏輯的核心是PCI接口模塊。在硬件方面,特別討論了PCI接口模塊、地址轉換模塊、數據緩沖模塊、外部接口模塊和SRAM DMA控制模塊等五個功能模塊的設計方案和硬件電路實現方法,著重分析了PCI接口模塊的數據傳輸方式,采用模塊化的方法設計了內部控制邏輯,并進行了相關的時序仿真和邏輯驗證,硬件需要軟件的配合才能實現其功能,因此設備驅動程序的設計是一個重要部分,論文研究了Windows XP體系結構下的WDM驅動模式的組成、開發設備驅動程序的工具以及開發系統實際硬件的設備驅動程序時的一些關鍵技術。 本文最后利用基于FPGA的PCI總線接口橋接邏輯中的關鍵技術,對PCI數據采集卡進行了整體方案的設計。該系統采用Altera公司的cyclone Ⅱ系列FPGA實現。

    標簽: FPGA PCI 總線接口

    上傳時間: 2013-07-24

    上傳用戶:ca05991270

  • 基于FPGA的π4DQPSK全數字中頻發射機和接收機的實現.rar

    本文以電子不停車收費系統課題為背景,設計并實現了基于FPGA的π/4-DOPSK全數字中頻發射機和接收機。π/4-DQPSK廣泛應用于移動通信和衛星通信中,具有頻帶利用率高、頻譜特性好、抗衰落性能強的特點。 近年來現場可編程門陣列(FPGA)器件在芯片邏輯規模和處理速度等方面性能的迅速提高,用硬件編程實現無線功能的軟件無線電技術在理論和實用化上都趨于成熟和完善,因此可以把數字調制,數字上/下變頻,數字解調在同一塊FPGA上實現,即實現了中頻發射機和接收機一體化的片上可編程系統(SOPC,System On Programmabie Chip)。 本文首先根據指標要求對數字收發機方案進行設計,確定了適合不停車收費系統的全數字發射機和接收機的結構,接著根據π/4-DQPSK發射機和接收機的理論,設計并實現了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析,最后給出硬件測試平臺上結果和測試結果分析。

    標簽: 4DQPSK FPGA 全數字

    上傳時間: 2013-06-23

    上傳用戶:chuckbassboy

  • 基于FPGA的高速IIR數字濾波器設計與實現.rar

    數字濾波器是現代數字信號處理系統的重要組成部分之一。ⅡR數字濾波器又是其中非常重要的一類慮波器,因其可以較低的階次獲得較高的頻率選擇特性而得到廣泛應用。 本文研究了ⅡR數字濾波器的常用設計方法,在分析各種ⅡR實現結構的基礎上,利用MATLAB針對并聯型結構的ⅡR數字濾波器做了多方面的仿真,從理論分析和仿真情況確定了所要設計的ⅡR數字濾波器的實現結構以及中間數據精度。然后基于FPGA的結構特點,研究了ⅡR數字濾波器的FPGA設計與實現,提出應用流水線技術和并行處理技術相結合的方式來提高ⅡR數字濾波器處理速度的方法,同時又從ⅡR數字濾波器的結構特性出發,提出利用ⅡR數字濾波器的分解技術來改善ⅡR濾波器的設計。在ⅡR實現方面,本文采用Verilog HDL語言編寫了相應的硬件實現程序,將內置SignalTap Ⅱ邏輯分析器的ⅡR設計下載到FPGA芯片,并利用Altera公司的SignalTap Ⅱ邏輯分析儀進行了定性測試,同時利用HP頻譜儀進行定性與定量的觀測,仿真與實驗測試結果表明設計方法正確有效。

    標簽: FPGA IIR 數字

    上傳時間: 2013-04-24

    上傳用戶:rockjablew

  • 軟件無線電中數字下變頻技術研究及FPGA實現.rar

    軟件無線電(SDR,Software Defined Radio)由于具備傳統無線電技術無可比擬的優越性,已成為業界公認的現代無線電通信技術的發展方向。理想的軟件無線電系統強調體系結構的開放性和可編程性,減少靈活性著的硬件電路,把數字化處理(ADC和DAC)盡可能靠近天線,通過軟件的更新改變硬件的配置、結構和功能。目前,直接對射頻(RF)進行采樣的技術尚未實現普及的產品化,而用數字變頻器在中頻進行數字化是普遍采用的方法,其主要思想是,數字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘,再經插值或抽取濾波,其結果是,輸入信號頻譜搬移到所需頻帶,數據速率也相應改變,以供后續模塊做進一步處理。數字變頻器在發射設備和接收設備中分別稱為數字上變頻器(DUC,Digital Upper Converter)和數字下變頻器(DDC,Digital Down Converter),它們是軟件無線電通信設備的關鍵部什。大規模可編程邏輯器件的應用為現代通信系統的設計帶來極大的靈活性。基于FPGA的數字變頻器設計是深受廣大設計人員歡迎的設計手段。本文的重點研究是數字下變頻器(DDC),然而將它與數字上變頻器(DUC)完全割裂后進行研究顯然是不妥的,因此,本文對數字上變頻器也作適當介紹。 第一章簡要闡述了軟件無線電及數字下變頻的基本概念,介紹了研究背景及所完成的主要研究工作。 第二章介紹了數控振蕩器(NCO),介紹了兩種實現方法,即基于查找表和基于CORDIC算法的實現。對CORDIc算法作了重點介紹,給出了傳統算法和改進算法,并對基于傳統CORDIC算法的NCO的FPGA實現進行了EDA仿真。 第三章介紹了變速率采樣技術,重點介紹了軟件無線電中廣泛采用的級聯積分梳狀濾波器 (cascaded integratot comb, CIC)和ISOP(Interpolated Second Order Polynomial)補償法,對前者進行了基于Matlab的理論仿真和FPGA實現的EDA仿真,后者只進行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band,HB)濾波器,對基于分布式算法的半帶濾波器的FPGA實現進行了EDA仿真,最后簡要介紹了FIR的多相結構。 第五章對數字下變頻器系統進行了噪聲綜合分析,給出了一個噪聲模型。 第六章介紹了數字下變頻器在短波電臺中頻數字化應用中的一個實例,給出了測試結果,重點介紹了下變頻器的:FPGA實現,其對應的VHDL程序收錄在本文最后的附錄中,希望對從事該領域設計的技術人員具有一定參考價值。

    標簽: FPGA 軟件無線電 數字下變頻

    上傳時間: 2013-06-30

    上傳用戶:huannan88

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