這是用數據流來設計的8位比較器,很簡單,也很使用,希望能有所幫助,謝謝批評指導
標簽： 數據流 8位 比較器
上傳時間： 2016-06-22
上傳用戶：cxl274287265
實用c程序:16進制<->10進制互換程序 89C51系列CPU編程器接收CPU程序 HT1380實時時鐘驅動程序 單個漢字庫字摸提取程序，tc2.0編譯 按鍵掃描驅動程序
標簽： CPU 89C51 程序 1380
上傳用戶：asdkin
8位移位寄存器，當高電平來時移入下一位！
標簽： 8位移位寄存器
上傳時間： 2013-12-01
上傳用戶：sk5201314
用1位半減器構成一位全減器，之后再構成8位全減器。有三個組件：h_suber，一位半減器，f_suber，一位全減器，f_suber8，8位全減器。
標簽： 半減器 減
上傳時間： 2016-06-30
上傳用戶：mpquest
可調計時器的設計,六位七段LED數碼管顯示,82鍵盤
標簽： LED 82 計時器 數碼管顯示
上傳時間： 2016-07-09
上傳用戶：jichenxi0730
8*8乘法器及其測試：采用booth編碼的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在這里主要起了兩個作用：第一個是在求部分積單元時，當編碼為3x時用來輸出部分積；另外一個是在將部分積加起來時，求3到6位時所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，這里用來分別計算積的7到11位和12到16位。 3． ultiplier_unit_4 這個模塊是用來實現部分積的，每一個模塊實現一個部分積的4位，因此一個部分積需要4個這個模塊來實現。總共需要12個這樣的模塊。 4．Multiplier_full_add 這是一位的全加器，在實現部分積相加的時候，通過全加器的陣列來實現的。
標簽： ultipler_quick_add booth 乘法器 測試
上傳時間： 2016-07-12
上傳用戶：zhaiye
8051用8255擴展I/O口接八位數碼管(PA口輸出控制字,PB口位選通,數碼管采用的是共陰極的).此程序可以實現動態顯示,并且可以人機交互,當要修改某一位時,此位會閃爍,就像電腦中的光標一樣一閃一閃的.當輸入確定后可自動轉入下一位,可用來選擇不同的程序來遠行(看自己怎么來了)
標簽： 8051 8255 數碼管 PB
上傳時間： 2014-01-10
上傳用戶：gououo
EDA實驗--UART串口實驗：UART 主要有由數據總線接口、控制邏輯、波特率發生器、發送部分和接收部分等組成。UART 發送器 --- 發送器每隔16 個CLK16 時鐘周期輸出1 位，次序遵循1位起始位、8位數據位（假定數據位為8位）、1位校驗位（可選）、1位停止位。 UART 接收器 --- 串行數據幀和接收時鐘是異步的，發送來的數據由邏輯1 變為邏輯0 可以視為一個數據幀的開始。接收器先要捕捉起始位，確定rxd 輸入由1 到0，邏輯0 要8 個CLK16 時鐘周期，才是正常的起始位，然后在每隔16 個CLK16 時鐘周期采樣接收數據，移位輸入接收移位寄存器rsr，最后輸出數據dout。還要輸出一個數據接收標志信號標志數據接收完。 波特率發生器 --- UART 的接收和發送是按照相同的波特率進行收發的。波特率發生器產生的時鐘頻率不是波特率時鐘頻率，而是波特率時鐘頻率的16 倍，目的是為在接收時進行精確地采樣，以提出異步的串行數據。 --- 根據給定的晶振時鐘和要求的波特率算出波特率分頻數。
標簽： UART EDA CLK 實驗
上傳時間： 2014-01-25
上傳用戶：xsnjzljj
使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG，一個堆棧寄存器STACK。存儲器尋址粒度為字節。數據存儲以32位字對準。采用32位定長指令格式，采用Load/Store結構，ALU指令采用三地址格式。支持有符號和無符號整數加、減、乘、除運算，并支持浮點數加、減、乘、除四種運算，支持與、或、異或、非4種邏輯運算，支持邏輯左移、邏輯右移、算術右移、循環右移4種移位運算，支持Load/Store操作，支持地址/立即數加載操作，支持無條件轉移和為0轉移、非0轉移、無符號>轉移、無符號<轉移、有符號>轉移、有符號<轉移等條件轉移。
標簽： CPU verilog FLAG 語言
上傳時間： 2013-12-11
上傳用戶：源弋弋
8通道24位AD轉換器ADS1218操作函數，包含寄存器設置和flash操作。
標簽： 1218 ADS 24位 AD轉換器
上傳時間： 2013-12-26
上傳用戶：wendy15
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