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數字相關器

基于ADF4106的鎖相環程序

基于ADF4106的鎖相環程序，4106由單片機C8051F530提供控制字，輸出頻率3.6GHz，已經在單班上進行過調試。

標簽： 4106 ADF 鎖相環程序

上傳時間： 2014-01-02

上傳用戶：leixinzhuo
（1）變換模塊本模塊包含兩部分內容：利用反變換規則將坐標系下的兩相電流轉換成三相電流；利用間接矢量控制

（1）變換模塊本模塊包含兩部分內容：利用反變換規則將坐標系下的兩相電流轉換成三相電流；利用間接矢量控制，得到轉子角位移，公式如下（2）電流滯環控制器(Hysteresis current controller)模塊（3）電壓源型逆變器(Voltage sourse inverter,VSI)模塊（4）變換模塊（5）感應電機(IM)模塊該感應電機模型是基于交流電機的電路方程、轉矩方程以及運動方程建立起來的。該仿真模塊為一個三輸入、六輸出的系統子模塊。輸入為坐標系中定子電壓，輸出則是坐標系中的轉子電流和轉子磁鏈，以及輸出的轉矩。（6）電流反饋模塊（7）速度控制器模塊

標簽： 變換模塊分三相電流變換

上傳時間： 2014-03-10

上傳用戶：yy541071797
設計一個智力競賽搶答器

設計一個智力競賽搶答器，可同時供8名選手或8個代表隊參加比賽，他們的編號分別是0、1、2、3、4、5、6、7，各用一個搶答按鈕，按鈕的編號與選手的編號相對應，分別是So、S1、S2、S3、S4、S5、S6、S7。 ② 給節目主持人設置一個控制開關，用來控制系統的清零(編號顯示數碼管滅燈)和搶答的開始。 ③ 搶答器具有數據鎖存和顯示的功能。搶答開始后，若有選手按動搶答按鈕，編號立即鎖存，并在LED數碼管上顯示出選手的編號，同時蜂鳴器給出音響提示。此外，要封鎖輸入電路，禁止其他選手搶答。優先搶答選手的編號一直保持到主持人將系統清零為止。 • 擴展功能

標簽： 競賽搶答器

上傳時間： 2016-04-27

上傳用戶：sdq_123
c8051120鎖相環

c8051120鎖相環，定時器3的初始化和使用

標簽： c8051120 鎖相環

上傳時間： 2014-01-16

上傳用戶：xiaoyunyun
識別器的主要思想主要是對輸入字符串的分析

識別器的主要思想主要是對輸入字符串的分析，把以空格為分隔符的字符串識別成單個單詞。再進行單詞詞義匹配，就是把單詞和預先定義好的基礎單詞表進行對比，如果能找到相匹配的詞義，即對應的單詞數字，則按序將這些以阿拉伯數字輸出，如果匹配失敗，則將原單詞字符原樣輸出，非法字符忽略輸出。

標簽： 識別器字符串分輸入

上傳時間： 2013-11-29

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基于FPGA設計數字鎖相環

基于FPGA設計數字鎖相環，提出了一種由微分超前/滯后型檢相器構成數字鎖相環的Verilog-HDL建模方案

標簽： FPGA 數字鎖相環

上傳時間： 2013-12-25

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增量旋轉編碼器選型有哪些注意事項？應注意三方面的參數： 1．械安裝尺寸

增量旋轉編碼器選型有哪些注意事項？應注意三方面的參數： 1．械安裝尺寸，包括定位止口，軸徑，安裝孔位；電纜出線方式；安裝空間體積；工作環境防護等級是否滿足要求。 2．分辨率，即編碼器工作時每圈輸出的脈沖數，是否滿足設計使用精度要求。 3．電氣接口，編碼器輸出方式常見有推拉輸出（F 型HTL 格式），電壓輸出（E），集電極開路（C，常見C 為NPN 型管輸出，C2 為PNP 型管輸出），長線驅動器輸出。其輸出方式應和其控制系統的接口電路相匹配。如何使用增量編碼器？

標簽： 增量參數旋轉編碼器方面

上傳時間： 2014-01-12

上傳用戶：trepb001
stanford開發的LDPCA（LDPC碼的改進）的編碼器和解碼器

stanford開發的LDPCA（LDPC碼的改進）的編碼器和解碼器，以及幾個碼字。

標簽： stanford LDPCA LDPC 編碼器

上傳時間： 2013-12-28

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在本次試驗中需要注意基址寄存器BX的移動方法

在本次試驗中需要注意基址寄存器BX的移動方法，對以字為單位的數組，BX的移動方式是每移動一次加2或者減2 另外函數調用的過程中需要小心PUSH和pop的調用是否安全，例如在name_sort中pop CX的時候沒有先Push CX，導致了name_sort函數不可以調用此程序使用比較高效的方法只是對號碼單的首地址進行排序，為此開辟了一個地址數組 AdTable，類似C語言中的指針數組在每個名字的前面存有每個名字的長度，有利于對名字進行比較，體現了空間換時間

標簽： 寄存器移動

上傳時間： 2016-07-15

上傳用戶：gengxiaochao
使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG

使用verilog作為CPU設計語言實現單數據通路五級流水線的CPU。具有32個通用寄存器、一個程序計數器PC、一個標志寄存器FLAG，一個堆棧寄存器STACK。存儲器尋址粒度為字節。數據存儲以32位字對準。采用32位定長指令格式，采用Load/Store結構，ALU指令采用三地址格式。支持有符號和無符號整數加、減、乘、除運算，并支持浮點數加、減、乘、除四種運算，支持與、或、異或、非4種邏輯運算，支持邏輯左移、邏輯右移、算術右移、循環右移4種移位運算，支持Load/Store操作，支持地址/立即數加載操作，支持無條件轉移和為0轉移、非0轉移、無符號>轉移、無符號<轉移、有符號>轉移、有符號<轉移等條件轉移。

標簽： CPU verilog FLAG 語言

上傳時間： 2013-12-11

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