本課題首先研究了常規的RS譯碼器的算法，確定在關鍵方程的計算中采用一種新改進的BM算法，然后提出了基于復數基的有限域快速并行乘法器和利用冪指數相減進行除法計算的有限域除法器，通過這些優化方法提高了RS譯碼器的速度，減少了譯碼延時和硬件資源使用，最后利用VHDL硬件描述語言在FPGA上實現了流水線處理的RS(255,223)譯碼器。 本課題實現的RS(255,223)硬件譯碼器的性能在國內具有領先水平，對我國以后航天項目高速數據傳輸系統的設計有著很大的意義。
上傳時間： 2013-06-29
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本文對于全并行Viterbi譯碼器的設計及其FPGA實現方案進行了研究，并最終將用FPGA實現的譯碼器嵌入到某數字通信系統之中。 首先介紹了卷積碼及Viterbi譯碼算法的基本原理，并對卷積碼的糾錯性能進行了理論分析。接著介紹了Viterbi譯碼器各個模塊實現的一些經典算法，對這些算法的硬件結構設計進行優化并利用FPGA實現，而后在QuartusⅡ平臺上對各模塊的實現進行仿真以及在Matlab平臺上對結果進行驗證。最后給出Viterbi譯碼模塊應用在實際系統上的誤碼率測試性能結果。 測試結果表明，系統的誤碼率達到了工程標準的要求，從而驗證了譯碼器設計的可靠性，同時所設計的基于FPGA實現的全并行Viterbi譯碼器適用于高速數據傳輸的應用場合。
上傳時間： 2013-07-30
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數字電視近年來飛速發展，它最終取代模擬電視是一個必然趨勢。可編程邏輯技術以及EDA技術的升溫也帶來了電子系統設計的巨大變革。本論文將迅速發展的FPGA技術應用于數字電視系統中，研究探討了數字電視前端系統中的關鍵設備——傳輸流復用器的FPGA建模和實現，以及相關的關鍵技術。本論文首先介紹了數字電視的發展現狀和前景，概述了數字電視前端系統的組成結構與關鍵技術，以及可編程邏輯技術的發展和優勢。然后介紹了數字電視系統中的重要標準MPEG-2以及傳輸流復用器的原理和系統結構，并且從理論上闡述了復用器設計的關鍵技術：PSI重組和PCR調整。接著詳細說明了如何運用創新思路，采用獨特的硬件架構在一片FPGA上實現整個復用器的軟件和硬件系統的方案，并且舉例說明了復用器硬件邏輯設計中所運用的幾個FPGA設計技巧。最后對本文進行總結，并提出了數字電視系統中復用器設備未來發展的設想。本文中介紹的基于SOPC的硬件復用器設計方案，將系統的軟件和硬件集成在一款Altera公司新推出的低成本高密度cyclone系列FPGA上，并且將FPGA設計技巧運用于復用器的硬件邏輯設計中。整個設計方案不但簡化了系統設計，而且實現了穩定，高速，低成本，可擴展性強的復用器系統。
上傳時間： 2013-06-02
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本論文將在對MPEG-4解碼中的幾種關鍵技術的充分理解和算法分析的基礎之上，結合FPGA的靈活性，采用VHDL語言對幾種關鍵技術在應用層面上進行結構設計并仿真驗證。 本文討論了一種高吞吐量流水方式構建的MPEG-4可變長解碼器的設計。在這種解碼器中，我們采用了基于PLA的并行 解碼算法，這種算法能夠實現每個時鐘解碼一個碼字。同時，為了提高解碼的效率，降低操作的延遲，我們在設計中還引入了流水線操作方式、碼表分割等技術，這些技術有利于并行操作的實現。 本論文的設計充分利用IDCT算法對稱性，用高度的并行結構來加速處理，采用一維IDCT單元復用的方式來實現二維IDCT運算，并提出一種基于加法操作的結構來取代乘法操作，實現了一種高效二維逆DCT變換處理器。
上傳時間： 2013-06-02
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頻率合成技術廣泛應用于通信、航空航天、儀器儀表等領域。目前，常用的頻率合成技術有直接式頻率合成，鎖相頻率合成和直接數字頻率合成(DDS)。本次設計是利用FPGA完成一個DDS系統并利用該系統實現模擬信號的數字化調頻。 DDS是把一系列數字量形式的信號通過D/A轉換形成模擬量形式的信號的合成技術。主要是利用高速存儲器作查尋表，然后通過高速D/A轉換器產生已經用數字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統應包括：相位累加器，可在時鐘的控制下完成相位的累加；相位碼—幅度碼轉換電路，一般由ROM實現；DA轉換電路，將數字形式的幅度碼轉換成模擬信號。DDS系統可以很方便地獲得頻率分辨率很精細且相位連續的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數字調頻和調相。本次數字化調頻的基本思想是利用AD轉換電路將模擬信號轉換成數字信號，同時用該數字信號與一個固定的頻率字累加，形成一個受模擬信號幅度控制的頻率字，從而獲得一個頻率受模擬信號的幅度控制的正弦波，即實現了調頻。該DDS數字化調頻方案的硬件系統是以FPGA為核心實現的。使用Altera公司的ACEX1K系列FPGA，整個系統由VHDL語言編程，開發軟件為MAX+PLUSⅡ。經過實際測試，該系統在頻率較低時與理論值完全符合，但在高頻時，受器件速度的限制，波形有較大的失真。
上傳時間： 2013-06-14
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逆變控制器的發展經歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統，并從數模混合電路過渡到純數字控制的歷程。但是，通用微處理芯片是為一般目的而設計，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實現技術的研究越來越受到關注，已成為逆變控制器發展的新方向之一。本文利用一個成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實現技術，依次對專用芯片的系統功能劃分，硬件算法，全系統的硬件設計及優化，流水線操作和并行化，芯片運行穩定性等問題進行了初步研究。首先引述了單相電壓型PWM逆變器連續時間和離散時間的數學模型，以及基于極點配置的單相電壓型PWM逆變器電流內環電壓外環雙閉環控制系統的設計過程，同時給出了仿真結果，仿真表明此系統具有很好的動、靜態性能，并且具有自動限流功能，提高了系統的可靠性。緊接著分析了FPGA器件的特征和結構。在給出本芯片應用目標的基礎上，制定了FPGA目標器件的選擇原則和芯片的技術規格，完成了器件選型及相關的開發環境和工具的選取。然后系統闡述了復雜FPGA設計的設計方法學，詳細介紹了基于FPGA的ASIC設計流程，概要介紹了僅使用QuartusII的開發流程，以及Modelsim、SynplifyPro、QuartusII結合使用的開發流程。在此基礎上，進行了芯片系統功能劃分，針對：DDS標準正弦波發生器，電壓電流雙環控制算法單元，硬件PI算法單元，SPWM產生器，三角波發生器，死區控制器，數據流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設計。分析了全數字鎖相環的結構和模型，以此為基礎，設計了一種應用于逆變器的，用比例積分方法替代傳統鎖相系統中的環路濾波，用相位累加器實現數控振蕩器（DCO）功能的高精度二階全數字鎖相環（DPLL）。分析了“流水線操作”等設計優化問題，并針對逆變器控制系統中，控制系統算法呈多層結構，且層與層之間還有數據流聯系，其執行順序和數據流的走向較為復雜，不利于直接采用流水線技術進行設計的特點，提出一種全新的“分層多級流水線”設計技術，有效地解決了復雜控制系統的流水線優化設計問題。本文最后對芯片運行穩定性等問題進行了初步研究。指出了設計中的“競爭冒險”和飽受困擾之苦的“亞穩態”問題，分析了產生機理，并給出了常用的解決措施。
上傳時間： 2013-05-28
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本論文首先描述了數字下變頻基本理論和結構,對完成各級數字信號處理所涉及到的CORDIC、CIC、HB、DA、重采樣等關鍵算法做了適當介紹;然后根據這些算法提出了基于FPGA實現的結構并進一步給出了性能分析;并且從數字下變頻的系統層次上考慮了各模塊彼此間的性能制約,從而選擇合理配置、優化系統結構以獲得模塊間的性能均衡和系統性能的最優化;最后給出了FPGA實現的數字下變頻器在測試中產生的波形和頻譜,作了測試結果分析.
上傳時間： 2013-05-25
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數字相關器是無線數字接收機的重要組成部分,它主要用于對中頻數字化后的信號進行解調和同步,從而恢復出原始的基帶數據.本文的重點是如何高效的實現無線通信接收系統中數字中頻部分,主要研究如何對MSK信號進行正確、有效、實時的解調,其內容包括1.MSK信號簡介及分析,研究其特征,以便有效的對其解調.2.對解調技術中涉及的重點模塊,比如NCO、CORDIC算法等做了理論上的介紹與分析.3.MSK信號的數字解調技術,比較了各種解調技術,主要是正交解調和差分解調,分析了它們的優勢和劣勢,并進行了仿真驗證.4.在FPGA中實現了數字中頻系統的各個關鍵模塊.5.最終的解調模塊在實際的PCB基板上調試通過,并應用在實際產品中.
上傳時間： 2013-06-21
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Turbo碼是一類并行級聯的系統卷積碼，它是在綜合級聯碼、最大后驗概率(MAP)譯碼、軟輸入軟輸出及迭代譯碼等理論基礎上的一種創新。Turbo碼的基本原理是通過對編碼器結構的巧妙設計，多個子碼通過交織器隔離進行并行級聯編碼輸出，增大了碼距。譯碼器則以類似內燃機引擎廢氣反復利用的機理進行迭代譯碼以反復利用有效信息流，從而獲得卓越的糾錯能力。計算機仿真表明，Turbo碼不但在加性高斯噪聲信道下性能優越，而且具有很強的抗衰落、抗干擾能力，當交織長度足夠長時，其糾錯性能接近香農極限。 FPGA(FieldProgrammableGateArray)，即現場可編程門陣列，是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。FPGA技術具有大規模、高集成度、高可靠性、設計周期短、投資小、靈活性強等優點，逐步成為復雜數字硬件電路設計的理想選擇。 本論文以東南大學移動通信實驗室B3G課題組提出的“支持多天線的廣義多載波無線傳輸技術”(MIMO-GMC)為背景，分析了Turbo譯碼算法，并針對MIMO-GMC系統的迭代接收機中所采用的外信息保留和聯合檢測譯碼迭代的特點，完成了采用滑動窗Log-MAP算法的軟輸入、軟輸出的Turbo譯碼器的設計。整個譯碼器模塊的設計采用Verilog語言描述，并在VirtexⅡPro系列FPGA芯片上實現。
上傳時間： 2013-04-24
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本文介紹帶有收發器的全系列40-nmFPGA和ASIC，發揮前沿技術優勢，在前一代創新基礎上，解決下一代系統難題。
上傳時間： 2013-07-26
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