在國內新的電力市場形勢的變化下，配電網自動化尤其是配電網自動化中的無功補償和配電數據監測在電力企業中的重要性越來越顯著。另一方面，我國電力供需矛盾趨于緩和，電力負荷控制系統的控制功能變得很少使用，造成了資金、資源的很大浪費。為了使這些資源更有效地服務于配電網自動化建設，在充分整合電力負荷控制系統原有硬件資源的基礎上，開發了基于ARM的智能控制器來實現對電網的無功補償和配電監測，對原有的數據資源進行了進一步的開發利用。 本論文主要完成了以下幾個方面的工作： 1、研究電網數據采集方法、高速數字信號處理算法、智能無功補償算法。 2、研究基于GPRS的分布式網絡結構及國家電網公司通信協議《電力負荷管理系統數據傳輸規約—2004》的實現。 3、研究基于高性能嵌入式系統的終端軟、硬件平臺的實現
上傳時間： 2013-04-24
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常用有源晶振封裝尺寸及實物圖.應該能幫助一些人吧！！
上傳時間： 2013-06-11
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隨著計算機技術、通信技術、集成電路技術和控制技術的發展，傳統的工業控制領域正經歷著一場前所未有的變革，開始向網絡化方向發展。本文即從未來工業控制網絡發展的需要出發，設計并實現了以S3C2410微處理器為核心的嵌入式網絡控制器。 本文以S3C2410-32 位微處理為核心，設計并實現了具有1路以太網接口、1路 USB Host 接口、1路USB Device 接口、3路RS232串口、1個CAN總線擴展卡、1個RS485擴展卡、1個RS422擴展卡使用、8路A/D、1路D/A、4路 PWM、一個 240×320TFT LCD 顯示觸摸屏的功能強大的嵌入式網絡控制器。并在此基礎上，結合嵌入式操作系統Windows CE建立了一個嵌入式軟件開發平臺。 在深入研究和分析CANopen協議的基礎上，實現了基于Windows CE 的嵌入式 CANopen 協議棧，大大提高了嵌入式網絡控制器在現場總線上的通信和控制能力，為新型的網絡控制算法研究提供了實驗平臺。在探討了TCP/IP協議的基礎上研究了基于 Windows CE 的嵌入式 TCP/IP 協議棧，掌握了Windows CE 平臺的網絡 Socket 通信編程，使控制器能夠通過以太網接到Intranet或Intemet上。 在完成嵌入式網絡控制器硬件與軟件設計的基礎上，將控制器應用到了網絡化的嵌入式數控系統的中央數控單元中，實現數控系統等數控設備小型化、網絡化和集成化的需要。并以此為基礎，結合計算機控制實驗室建設，構建了三層(信息層、控制層和設備層)工業網絡實驗平臺，實現了實驗室設備真正的網絡互連，為網絡控制研究提供了一個高性能的平臺。
上傳時間： 2013-06-10
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隨著微電子技術的快速發展，電子設備逐漸向著小型化、集成化方向發展；人們在要求設備性能不斷提升的同時，還要求設備功耗低、體積小、重量輕、可靠性高。同樣在我軍武器裝備的研制過程中，也對各武器裝備都提出了新的要求，特別是針對單兵配備的便攜設備，對體積、功耗、擴展性的要求更是嚴格。 在某手持式設備的開發項目中，需要設計一塊接口板，要求實現高達8個串行口擴展以及能源管理和數字輸入輸出接口等功能，該接口板與處理器模塊的連接總線采用LPC總線，整個手持設備除了對功能有基本的要求以外，對體積及功耗都提出了極高的要求。針對項目的具體設計要求，經過與傳統設計方法的比較，決定采用FPGA來實現LPC接口及UART控制器功能。 論文的主要目標是完成LPC接口的UART控制在FPGA中的實現。對于各模塊中的關鍵的功能部分，文中對其實現都進行了詳細的說明。整個設計全部采用硬件描述語言(HDL)實現，并且采用了分模塊的設計風格，具有很好的重用性。 為了在硬件平臺上驗證設計，還實做了FPGA驗證平臺，并用C語言編寫了測試程序。經過驗證，該方案完全實現了接口板的功能要求，并且滿足體積和功耗上的要求，取得了良好的效果。 論文通過采用FPGA作為電路設計的核心，以一種新的數字電路設計方法實現電路功能；旨在通過這種方式，不斷提高設備的性能并拓展設計者思想。
上傳時間： 2013-05-21
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近年來，LED(light emitting diode，發光二極管)電子顯示屏作為一種高科技產品日益引起人們的重視。它可以實時顯示或循環播放文字、圖形和圖像信息，具有顯示方式豐富、觀賞性強、顯示內容修改方便、亮度高、顯示穩定且壽命長等多種優點，被廣泛應用于商業廣告、體育比賽、交通信息報導等諸多領域。 LED顯示屏的核心技術主要集中在控制器中。目前，大部分異步顯示屏采用的是8位或16位的微控制器，由于受到微處理器的處理速度、體系架構、尋址范圍、外圍接口資源等諸多限制，已難以在要求顯示較多像素、顯示內容幀頻較高、動態顯示效果復雜的情況下得到良好的動態視覺效果。 針對以上情況，本文研究開發了一種全新的，由32位高性能ARM微處理器組成的LED顯示屏控制系統，就控制平臺、硬件結構和軟件開發實現給出了驅動部分和控制部分的詳細分析與設計。 本文根據LED顯示屏在列車車廂和火車、汽車車站旅客導向系統中為應用背景，結合LPC2138的功能特點和LED顯示屏的功能需求。詳細介紹了顯示屏控制系統中包括電源模塊、復位模塊、RS485通訊電路等主要模塊的設計。成功實現了數據掃描、數據發送、數據通訊等LED顯示屏所需的功能。 結合控制系統RS485通訊協議和系統顯示的要求，分析了LED顯示屏通訊和控制系統的軟件開發流程。并詳細分析了顯示屏的靜、動態圖文顯示軟件流程結構；系統從上位機接受數據到信息顯示的整個軟件處理流程。 最后本文分析了LED顯示屏控制系統研發中所遇到的幾個難點問題，包括：提高RS485總線可靠性和抗干擾問題、系統在頻繁更換內容死機的問題、顯示內容較多時視覺效果的處理問題，并給出了解決方法。 經過實際測試，本文所述LED顯示屏控制系統性能良好，工作穩定可靠，易于維護升級，具有很高的性價比。
上傳時間： 2013-05-28
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在機器人學的研究領域中，如何有效地提高機器人控制系統的控制性能始終是研究學者十分關注的一個重要內容。在分析了工業機器人的發展歷程和機器人控制系統的研究現狀后，本論文的主要目標是針對四關節實驗室機器人特有的機械結構和數學模型，建立一個新型全數字的基于DSP和FPGA的機器人位置伺服控制系統的軟、硬件平臺，實現對四關節實驗室機器人的精確控制。 本論文從實際情況出發，首先分析了所研究的四關節實驗室機器人的本體結構，并對其抽象簡化得到了它的運動學數學模型。在明確了實現機器人精確位置伺服控制的控制原理后，我們對機器人控制系統的諸多可行性方案進行了充分論證，并最終決定采用了三級CPU控制的控制體系結構：第一級CPU為上位計算機，它實現對機器人的系統管理、協調控制以及完成機器人實時軌跡規劃等控制算法的運算；第二級CPU為高性能的DSP處理器，它輔之以具有高速并行處理能力的FPGA芯片，實現了對機器人多個關節的高速并行驅動；第三級CPU為交流伺服驅動處理器，它實現了機器人關節伺服電機的精確三閉環誤差驅動控制，以及電機的故障診斷和自動保護等功能。此外，我們采用比普通UART速度快得多的USB來實現上位計算機．與下位控制器之間的數據通信，這樣既保證了兩者之間連接方便，又有效的提高了控制系統的通信速度和可靠性。 機器人系統的軟件設計包括兩個部分：一是采用VC++實現的上位監控軟件系統，它主要負責機器人實時軌跡規劃等控制算法的運算，同時完成用戶與機器人系統之間的信息交互；二是采用C語言實現的下位DSP控制程序，它主要負責接收上位監控系統或者下位控制箱發送的控制信號，實現對機器人的實時驅動，同時還能夠實時的向上位監控系統或者下位控制箱反饋機器人的當前狀態信息。 研究開發出來的四關節實驗室機器人控制器具有控制實時性好、定位精度高、運行穩定可靠的特點，它允許用戶通過上位控制計算機實現對機器人的各種設定作業的控制，也可以讓用戶通過機器人控制箱現場對機器人進行回零、示教等各項操作。
上傳時間： 2013-04-24
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本文以符號多項式理論為基礎，從理論上論證了任意長度比特組合的CRC校驗碼的并行算法，提出了并行CRC計算的數學模型，并且以8位二進制序列(即一個字節)為例，介紹了利用此數學模型計算校驗碼的方法，最后給出了與此算法相對應的VHDL模型。經過對實驗數據的對比分析，表明文中所提并行CRC算法的關鍵路徑延遲和硬件面積都得到了優化，以Top-Down設計方法給出了一種HDLC協議控制器的設計方案，用VHDL語言進行了行為級描述，采用Xilinx公司的FPGA產品進行實現。
上傳時間： 2013-06-09
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直接數字合成(DDS)技術采用全數字的合成方法，所產生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續、輸出相位噪聲低和可以產生任意波形等諸多優點。本文研究的是一種基于DDS/FPGA的多波形信號源系統，其中，DDS技術是其核心技術。DDS可以精確地控制合成信號的三個參量：幅度、相位以及頻率，因此利用DDS技術可以合成任意波形。但因其數字化合成的固有特點，使其輸出信號中存在大量雜散信號。雜散信號的主要來源是：相位截斷帶來的雜散信號；幅度量化帶來的雜散信號；DAC的非線性特性帶來的雜散信號。這些雜散信號嚴重影響了合成信號的頻譜純度。因此抑制這些雜散信號是提高合成信號譜質的關鍵。 本文在研究各種抑制DDS雜散技術的基礎上，提出了中和加擾技術，這可以在很大程度上減小雜散對DDS輸出信號譜質的影響。 EP1S808956C6是一款高性能的FPGA芯片，其超強的數據處理能力十分適合應用于DDS多波形信號源的開發。在QuartusⅡ平臺下運用Verilog HDL語言和原理圖設計可以很方便地應用各種抑制雜散信號的方法來提高輸出信號的譜質。 結合高速DDS技術和FPGA兩者的優點，本文設計了一種基于DDS/FPGA的多波形信號源，它能完成正弦波、余弦波、三角波、鋸齒波、方波、AM、SSB、FM、2ASK、2FSK、π/4-QDPSK等多種信號。使得所設計的信號源可以適應多種不同的工作環境，給工作帶了方便。
上傳時間： 2013-07-27
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農極限的信道編碼，已被廣泛地采用到各種無線通信領域標準中，包括我國的數字電視地面傳輸標準、歐洲第二代衛星數字視頻廣播標準（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統中的核心技術之一。 當今LDPC碼構造的主流方向有兩個，分別是結合準循環（QC，Quasi Cyclic）移位結構的單次擴展構造和類似重復累積（RA，Repeat Accumulate）碼構造。相應地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現簡單，但是吞吐量不高，且不容易構造高性能的好碼。 本文在研究了上述幾種碼構造和編碼算法之后，結合編譯碼器綜合實現的復雜度考慮，提出了一種切實可行的基于二次擴展（Dex，Duplex Expansion）的QC-LDPC碼構造方法，以實現高吞吐量的LDPC碼收發端；并且充分利用該類碼校驗矩陣準循環移位結構的特點，結合RU算法，提出了一種新編碼器的設計方案。 基于二次擴展的QC-LDPC碼構造方法，是通過對母矩陣先后進行亂序擴展（Pex，Permutation Expansion）和循環移位擴展（CSEx，Cyclic Shift Expansion）實現的。在此基礎上，為了實現可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴展和循環移位擴展的擴展因子。本文所述二次擴展構造方法的特點在于，固定循環移位擴展的擴展因子大小不變，支持多個亂序擴展的擴展因子，使得譯碼器結構得以精簡；構造得到的碼字具有近似規則碼的結構，便于硬件實現；（偽）隨機生成的循環移位系數能夠提高碼字的誤碼性能，是對硬件實現和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復用，使得實現復雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結構完全拋棄了RU算法中串行的前向替換（FS，Forward Substitution）模塊，同時簡化了流水線結構，由原先RU算法的6級降低為4級；為了縮短編碼延時，設計時安排每一級流水線計算所需的時鐘數大致相同。 這種碼字構造和編碼聯合設計方案具有以下優勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復累積碼結構的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構造更為方便。以上結果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴展的QC-LDPC碼構造和相應的編碼方案能夠實現高吞吐量LDPC碼收發端，在實際應用中具有很高的價值。 目前，LDPC碼正向著非規則、自適應、信源信道及調制聯合編碼方向發展。跨層聯合編碼的構造方法，及其對應的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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頻率合成技術廣泛應用于通信、航空航天、儀器儀表等領域。目前，常用的頻率合成技術有直接式頻率合成、鎖相頻率合成和直接數字頻率合成(DDS)。DDS系統可以很方便地獲得頻率分辨率很精細且相位連續的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數字通信領域。 本論文是利用FPGA完成一個DDS系統。DDS是把一系列數字量形式的信號通過D/A轉換形成模擬量形式的信號的合成技術。主要是利用高速存儲器作查尋表，然后通過高速D/A轉換器產生已經用數字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統應包括：相位累加器，可在時鐘的控制下完成相位的累加(一般由ROM實現)；DA轉換電路，將數字形式的幅度碼轉換成模擬信號。 本文根據設計指標，進行了DDS系統分析和設計，包括DDS系統框圖的設計，相位控制字和頻率控字的設計，以及軟件和硬件設計，重點在于利用FPGA改進設計，包括控制系統(頻率控制器和初始相位控制器)，尋址系統(相位累加器和數據存儲器)，以及轉換系統(D/A轉換器和濾波器)的設計。介紹了利用現場可編程邏輯門陣列(FPGA)實現數控振蕩器(DNO，即DDS)的原理、電路結構，重點介紹了DDS技術在FPGA中的實現方法，給出了采用ALTERA公司的FIEX1OK系列FPGA芯片EPF10K20TC144-4芯片進行直接數字頻率合成的VHDL源程序。
上傳時間： 2013-04-24
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