64位乘法器，超前進位的，大家看看，通過仿真的，verilog的
標簽： 乘法器
上傳時間： 2016-02-27
上傳用戶：chongcongying
用VHDL寫的一個32位并行乘法器的源代碼，已經過驗證，可以直接使用
標簽： VHDL 并行 乘法器 源代碼
上傳時間： 2014-01-06
上傳用戶：hoperingcong
32位并行乘法器的測試文件，已經經過驗證，可以直接使用
標簽： 并行 乘法器 測試
上傳時間： 2014-01-10
上傳用戶：qilin
booth乘法器電路，基四實現，附帶有testbench
標簽： booth 乘法器 電路
上傳時間： 2013-12-23
上傳用戶：talenthn
FPGA中實現基于查找表方式（LUT）的DDS實現，可用在數字下變頻和COSTAS鎖相環中，Verilog編寫，本人已經調通
標簽： FPGA DDS LUT 查找表
上傳時間： 2013-12-09
上傳用戶：lanjisu111
32位浮點乘法器的設計，講的挺好的，供參考啊
標簽： 浮點 乘法器
上傳時間： 2013-11-28
上傳用戶：manking0408
用c 實現乘法器的功能,我已經用過并調試過了，很好的原代碼
標簽： 乘法器 調試
上傳時間： 2014-01-20
上傳用戶：cc1
一個查找表的程序，使用了matlab和C語言混合編程實現，提高查找效率
標簽： 查找表 程序
上傳時間： 2014-01-09
浮點型的乘法器,采用VHDL語言描述浮點型的乘法器,文中包含測試文件
標簽： VHDL 浮點 乘法器 測試
上傳時間： 2013-12-16
上傳用戶：asdfasdfd
booth 乘法器 不同于傳統的算法實現
標簽： booth 乘法器 算法
上傳時間： 2013-12-17
上傳用戶：dianxin61
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