乘法器，用VHDL語言編碼，可能對你用處不是很大，但做為參考還是很大用處的
標簽： 乘法器
上傳時間： 2014-01-19
上傳用戶：wuyuying
FPGA上的VERILOG語言編程。通過查找表實現直接數字頻率合成。在主控部分通過鍵盤選擇正弦波，方波，三角波，斜波，以及四種波形的任意兩種的疊加，以及四種波形的疊加；通過控制頻率控制字C的大小，以控制輸出波形頻率，實現1Hz的微調；通過地址變換實現波形相位256級可調；通過DAC0832使波形幅值256級可調；通過FPGA內部RAM實現波形存儲回放；并實現了每秒100HZ掃頻。
標簽： VERILOG FPGA 語言編程 查找表
上傳時間： 2015-09-27
上傳用戶：songrui
32×32乘法器的一種設計.pdf32×32乘法器的一種設計.pdf
標簽： 乘法器 32
上傳時間： 2014-11-30
上傳用戶：zm7516678
用VHDL實現查找表方式的FIR濾波器
標簽： VHDL FIR 查找表 方式
上傳時間： 2014-01-16
上傳用戶：ljt101007
時序乘法器,8位x8位,vhdl語言.仿真驗證過了.多多交流!
標簽： vhdl 時序 乘法器 仿真驗證
上傳時間： 2014-01-14
上傳用戶：lingzhichao
布思基四乘法器實現,很好用,快來看,希望對大家有所幫助.
標簽： 乘法器 家
上傳時間： 2015-10-12
上傳用戶：lanjisu111
4位乘法器,4位除法器 8位數據鎖存器,8位相等比較器,帶同步復位的狀態 機,元件例化與層次設計,最高優先級編碼器
標簽： 乘法器 8位 除法器 數據
上傳時間： 2014-12-07
上傳用戶：pompey
本源碼是高速并行乘法器的設計源碼，開發軟件為MAX+PLUS.輸入為兩個帶符號的二進制數
標簽： 源碼 乘法器 高速并行
上傳時間： 2015-10-18
上傳用戶：sunjet
~~~ ~~~ ~32*32的乘法器
標簽： 32 乘法器
上傳時間： 2015-10-28
上傳用戶：jhksyghr
平衡二叉樹操作的演示 一、 需求分析 （1） 利用平衡二叉樹實現動態查找表。實現查找，插入和刪除三種基本功能。 （2） 初始，平衡二叉樹為空樹，操作界面給出查找，插入和刪除三種操供選擇。每種操作均要提示輸入關鍵字。每次插入和刪除一個接點時，顯示更新的平衡二叉樹。 （3） 重點在于對刪除算法的實現。假設要刪除的關鍵字為X的結點，若X不在葉子結點上，則用左子樹中的最大值或者右子樹中的最小值取代X。如此反復，直到刪除動作傳遞到某個葉子結點，刪除葉子結點時，若要進行平衡變換，可采用插入的平衡變換反變換。
標簽： 二叉樹 操作 分 動態
上傳時間： 2013-12-23
上傳用戶：黃華強
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