veilog實現的狀態機乘法器.可以參考
標簽： veilog 狀態 乘法器
上傳時間： 2013-12-31
上傳用戶：yulg
該源碼實現了一個8*8位的乘法器，在實現的過程中用到了宏單元
標簽： 源碼 乘法器
上傳時間： 2013-12-28
上傳用戶：bakdesec
布斯乘法器的VHDL程序,下載後直接解壓縮複製貼上到你的EDATOOL就可以.
標簽： EDATOOL VHDL 乘法器 程序
上傳時間： 2015-05-20
上傳用戶：zycidjl
加法器 乘法器電路 除法器電路設計 鍵盤掃描電路設計 顯示電路
標簽： 電路設計 加法器 乘法器 電路
上傳時間： 2015-05-29
上傳用戶：671145514
本系統基于直接數字頻率合成技術；以凌陽SPCE061A單片機為控制核心；采用寬帶運放AD811和AGC技術使得50Ω負載上峰值達到6V±1V；由模擬乘法器AD835產生調幅信號；由數控電位器程控調制度；通過單片機改變頻率字實現調頻信號，最大頻偏可控；通過模擬開關產生ASK、PSK信號。系統的頻率范圍在100Hz～12MHz,穩定度優于10-5，最小步進為10Hz
標簽： SPCE 061A AD 061
上傳時間： 2015-06-03
上傳用戶：清風冷雨
用vhdl語言設計CPU中的一部分：乘法器的設計，包括多種乘法器的設計方法！內容為英文
標簽： vhdl CPU 語言 分
上傳時間： 2015-06-11
上傳用戶：450976175
SRL16是Virtex器件中的一個移位寄存器查找表。它有4個輸入用來選擇輸出序列的長度。使用XCV50-6器件實現，共占用5個Slice。用來生成gold碼。
標簽： Virtex SRL XCV 器件
上傳時間： 2015-06-16
上傳用戶：水中浮云
12乘12的乘法器 采用adhl語言編寫
標簽： adhl 乘法器 語言 編寫
上傳時間： 2014-01-11
上傳用戶：silenthink
用walsh算法實現的符號數乘法器,asic流片時,可以不用公司的付費乘法器的ip core.
標簽： walsh asic core 乘法器
上傳時間： 2015-06-22
上傳用戶：liuchee
移位相加硬件乘法器,基于FPGA的VHDL語言編寫的,含有全部文件
標簽： FPGA VHDL 移位 硬件
上傳時間： 2015-07-01
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