嵌入式人臉識別系統建立在嵌入式操作系統和嵌入式硬件系統平臺之上,具有起點高、概念新、實用性強等特點。它涉及嵌入式硬件設計、嵌入式操作系統應用開發、人臉識別算法等領域的研究；嵌入式人臉識別系統攜帶方便、安裝快捷、機動性強,可廣泛應用于各類門禁系統、戶外機動布控的實時監測等特殊場合,因此對嵌入式人臉識別的研究工作具有突出的理論意義和廣泛的應用前景。 本文是上海市經委創新研究項目《射頻識別RFID系統-自動識別和記錄人群的身份》(編號：04-11-2)與上海市科委AM基金項目《基于ARM和RFID芯片的自組織安全監控系統的研制》(編號：0512)的主要研究內容之一。論文從構建自動人臉識別系統所需解決的若干關鍵問題入手,重點探討了基于嵌入式ARM微處理器的實時人臉檢測、關鍵特征定位、高效的人臉特征描述、魯棒的人臉識別分類器及自動人臉識別系統設計等問題的研究。論文的主要工作和創新點表現在以下方面： 1實現了結合膚色校驗的Haar特征級聯分類器嵌入式實時人臉檢測,提出了基于人臉約束的人眼Haar特征RSVM級聯分類器人眼檢測算法和基于遮罩掩磨與橢圓擬合的瞳孔定位算法。 復雜背景中的人臉檢測是自動人臉識別系統首先要解決的關鍵問題,通過對基于膚色模型和基于Haar特征級聯強分類器的人臉檢測算法的分析研究,綜合兩個算法的優點,提出了基于膚色模型校驗和Haar特征級聯強分類器的嵌入式實時人臉檢測算法。實驗結果表明,該算法不僅解決了復雜背景中的類膚色和類人臉結構問題,而且具有較高的檢測率和較快的檢測速度,同時對光照、尺度等變化條件下的人臉檢測也具有較強的魯棒性。 人眼檢測與瞳孔定位在人臉歸一化和有效人臉特征抽取等方面起著非常重要的作用,為了快速檢測人眼并精確定位人眼瞳孔中心,論文提出了基于人臉約束的人眼Haar特征RSVM級聯分類器人眼檢測算法和基于遮罩掩磨與橢圓擬合的瞳孔定位算法,首先利用人眼檢測分類器在人臉區域內完成對人眼位置的檢測,然后通過對檢測到的人眼進行遮罩掩磨、簡單圖像形態學變換及橢圓擬合實現瞳孔中心的精確定位。測試結果表明該算法只需幾百毫秒便能完成人眼檢測與瞳孔中心定位整個過程,在保證檢測速度較快的同時,還能確保較高的定位精度。 2 針對傳統線性判別分析法存在的小樣本問題(sss),通過調整Fisher判別準則,實現了自適應線性判別分析算法及相應的人臉識別方法人臉識別中的小樣本問題使線性判別分析算法的類內散布矩陣發生嚴重退化,導致問題無法求解。本文在人臉識別小樣本問題的基礎上,通過調整Fisher判別準則,利用類間散布矩陣的補空間巧妙地避開類內散布矩陣的求逆運算,通過訓練集每類樣本的樣本數信息自適應改變調整參數,實現了自適應線性判別分析算法,實驗結果表明,該算法能有效解決人臉識別中的小樣本問題。 3 提出了基于有效人臉區域的Gabor特征抽取算法,有效地解決了Gabor特征抽取維數過高的問題。 Gabor小波對圖像的光照、尺度變化具有較強魯棒性,是一種良好的人臉特征表征方法。但維數過高的Gabor特征造成應用系統的維數災難,為解決Gabor特征的維數災難問題,論文第四章提出了基于有效人臉區域的Gabor特征抽取算法,該算法不僅有效地降低了人臉特征向量維數,縮小了人臉特征庫的規模,同時降低了核心算法的時間和空間復雜度,而且具有與傳統Gabor特征抽取算法同樣的魯棒性。 4 結合有效人臉區域的Gabor特征抽取、自適應線性判別分析算法和基于支持向量機分類策略,提出并實現了基于支持向量機的嵌入式人臉識別和嵌入式人像比對系統支持向量機通過引入核技巧對訓練樣本進行學習構造最小化錯分風險的最優分類超平面,不僅具有強大的非線性和高維處理能力,而且具有更強的泛化能力。本文研究了支持向量機的多類分類策略和訓練方法,并結合論文中提出的基于有效人臉區域的Gabor特征提取算法、自適應線性判別分析算法,首次在基于Windows CE操作系統的嵌入式ARM平臺中實現了具有較強魯棒性的嵌入式自動人臉識別系統和嵌入式人像比對系統。 5 提出并初步實現了基于客戶機/服務器結構無線網絡模型的遠距離人臉識別方案為解決嵌入式人臉識別系統在海量人臉庫中進行識別的難題,論文提出并初步實現了基于客戶機/服務器結構無線網絡模型的嵌入式遠距離人臉識別方案。 客戶機(嵌入式平臺)完成對人臉圖像的檢測、歸一化處理和人臉特征提取,然后通過無線網絡將提取后的人臉特征數據傳輸到服務器端,由服務器在海量人臉庫中完成人臉識別,并將識別后的結果通過無線網絡傳輸到客戶機顯示輸出,從而實現基于客戶機/服務器無線網絡模型的嵌入式遠距離人臉識別方案。 6 結合我們開發的基于ARM的嵌入式自動人臉識別系統和嵌入式人像比對系統,從系統設計的角度探討了在嵌入式系統中進行人臉識別應用設計的思路及應該注意的問題雖然嵌入式人臉識別系統的性能很大程度上取決于高效的人臉特征描述和魯棒的人臉識別核心算法。但是,嵌入式系統的設計思想對嵌入式人臉識別系統的性能影響同樣值得重視。本文第六章重點闡述了嵌入式自動人臉識別應用系統的設計思路,并結合我們自主開發的嵌入式自動人臉識別系統和嵌入式人像比對系統從系統設計的角度探討了嵌入式人臉識別應用系統設計中應該注意的關鍵技術問題。 結合本文提出的算法我們在PC上完成對人臉識別分類器的訓練,然后在嵌入式ARM開發平臺上實現了嵌入式自動人臉識別、嵌入式人像比對兩個便攜式人員身份認證系統,經測試運行效果良好。所提出的人臉識別算法不僅具有一定的理論參考價值,而且對于嵌入式系統應用開發、AFR應用系統開發也具有一定的借鑒意義。
上傳時間： 2013-05-18
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本文對TCN中的MVB技術進行了研究，并在深入了解MVB的通信機制的基礎上，提出了采用FPGA替代MVB控制器專用芯片的解決方法。根據TCN協議，連接在MVB上的設備可以分為5類，其中1類設備可以在不需要CPU的基礎上實現自動通信，最為常用。本設計的目的就是采用FPGA替代MVB1類設備控制器。 文章采用自頂向下的模塊化設計方法，根據MVB1類設備控制器要實現的功能，將設計劃分為3個模塊：發送模塊、接收模塊和MVB1類模式控制模塊。其中發送模塊又劃分為位控制單元、CRC生成單元、FIFO單元和曼徹斯特編碼單元等。接收模塊又劃分為幀起始檢測單元、時鐘恢復單元、幀分界符檢測單元、數據譯碼單元、CRC校驗單元、譯碼控制單元和長度錯誤檢測單元等。MVB1類模式控制模塊又劃分為報文錯誤處理單元、主幀寄存器單元、TM控制單元和主控單元等。上述各模塊的RTL級設計都是采用硬件描述語言Verilog實現的。
上傳時間： 2013-07-21
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特色在于為之量身定制了一款多功能調試軟件，不僅含有串口調試功能、而且該軟件強大之處支持USB數據收發、網絡數據收發、51/AVR單片機波特率計算、數碼管字型碼生成、進制轉換、點陣生成、校驗值(奇偶校驗/校驗和/CRC冗余循環校驗)/BMP轉16進制、服務器、在線更新等功能。
上傳時間： 2013-06-17
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ASIC對產品成本和靈活性有一定的要求.基于MCU方式的ASIC具有較高的靈活性和較低的成本,然而抗干擾性和可靠性相對較低,運算速度也受到限制.常規ASIC的硬件具有速度優勢和較高的可靠性及抗干擾能力,然而不是靈活性較差,就是成本較高.與傳統硬件(CHW)相比,具有一定可配置特性的場可編程門陣列(FPGA)的出現,使建立在可再配置硬件基礎上的進化硬件(EHW)成為智能硬件電路設計的一種新方法.作為進化算法和可編程器件技術相結合的產物,可重構FPGA的研究屬于EHW的研究范疇,是研究EHW的一種具體的實現方法.論文認為面向分類的專用類可重構FPGA(ASR-FPGA)的研究,可使可重構電路粒度劃分的針對性更強、設計更易實現.論文研究的可重構FPGA的BCH通訊糾錯碼進化電路是一類ASR-FPGA電路的具體方法,具有一定的實用價值.論文所做的工作主要包括:(1)BCH編譯碼電路的設計——求取實驗用BCH碼的生成多項式和校驗多項式及其相應的矩陣并構造實驗用BCH碼;(2)建立基于可重構FPGA的基核——構造具有可重構特性的硬件功能單元,以此作為可重構BCH碼電路的設計基礎;(3)構造實現可重構BCH糾錯碼電路的方法——建立可重構糾錯碼硬件電路算法并進行實驗驗證;(4)在可重構糾錯碼電路基礎上,構造進化硬件控制功能塊的結構,完成各進化RLA控制模塊的驗證和實現.課題是將可重構BCH碼的編譯碼電路的實現作為一類ASR-FPGA的研究目標,主要成果是根據可編程邏輯電路的特點,選擇一種可編程樹的電路模型,并將它作為可重構FPGA電路的基核T;通過對循環BCH糾錯碼的構造原理和電路結構的研究,將基核模型擴展為能滿足糾錯碼電路需要的糾錯碼基本功能單元T;以T作為再劃分的基本單元,對FPGA進行"格式化",使T規則排列在FPGA上,通過對T的控制端的不同配置來實現糾錯碼的各個功能單元;在可重構基核的基礎上提出了糾錯碼重構電路的嵌套式GA理論模型,將嵌套式GA的染色體串作為進化硬件描述語言,通過轉換為相應的VHDL語言描述以實現硬件電路;采用RLA模型的有限狀態機FSM方式實現了可重構糾錯碼電路的EHW的各個控制功能塊.在實驗方面,利用Xilinx FPGA開發系統中的VHDL語言和電路圖相結合的設計方法建立了循環糾錯碼基核單元的可重構模型,進行循環糾錯BCH碼的電路和功能仿真,在Xilinx公司的Virtex600E芯片進行了FPGA實現.課題在研究模型上選取的是比較基本的BCH糾錯碼電路,立足于解決基于可重構FPGA核的設計的基本問題.課題的研究成果及其總結的一套ASR-FPGA進化硬件電路的設計方法對實際的進化硬件設計具有一定的實際指導意義,提出的基于專用類基核FPGA電路結構的研究方法為新型進化硬件的器件結構的設計也可提供一種借鑒.
上傳時間： 2013-07-01
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由于集成電路產業在中國的飛速發展,FPGA設計技術,作為一種靈活性很強的芯片設計技術,在國內得到廣泛的應用.由于芯片的可升級性和開發自主知識產權芯片的必要性,在北京郵電大學寬帶通信網絡實驗室開發的三層以太網交換機項目中,以太網口和ATM口之間的數據通道的實現上采用了FPGA設計方法.該文主要集中在ATM口之間的數據通道的HEC頭校驗的FPGA實現.并完成了硬件設計、配置、硬件測試聯調工作以及論文撰寫工作.硬件的設計和開發基于Protel99和Tornado/VxWorks,軟件的設計和開發采用了標準的VHDL語言,開發環境是WINDOWS,開發工具是Xilinx公司的iSE4.1i集成開發環境.隨著網絡設備的發展,位于網絡邊緣的設備將會變得更加靈巧,更加迎合網絡發展的需要,在網絡設備上越來越多地引入了網絡處理器.我們實驗室和Intel建立了聯合實驗室,在此基礎上,我們要把網絡處理器評估板硬件上,運行軟件,使其成為路由器,首先要加載的就是網絡路由協議.由于Linux的開放源代碼,所以我們決定采用Linux做嵌入式系統,在上面運行zebra的路由協議.Zebra是linux上面的開放源代碼的路由軟件.
上傳時間： 2013-07-08
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本文主要研究Turbo碼的編碼和譯碼算法及其FPGA硬件實現.在概述信道編碼理論及其發展歷程之后,簡要地論述了Turbo碼的原理.然后分別對Turbo碼的MAP譯碼算法,LOG-MAP算法進行推導,在給出LOG-MAP的推導之后,提出了對于LOG-MAP譯碼算法的兩點改進,采用三階牛頓插值函數對校驗函數進行擬合,采用雙滑動窗口技術取代傳統的單滑動窗口技術.Turb碼還有一種譯碼復雜度相對較低的算法——SOVA算法,本文也給出了SOVA算法的詳細推導過程.在對LOG-MAP和SOVA算法的詳細推導之后,本文給出Turbo碼的軟件仿真,采用Matlab語言編寫Turbo碼仿真系統程序,仿真系統比較了單滑動窗口技術和雙滑動窗口技術在不同的信噪比下的譯碼性能.在軟件仿真的基礎上,本文給出了Turbo碼編碼器和采用LOG-MAP譯碼算法譯碼器的FPGA硬件實現方法.
上傳時間： 2013-06-19
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電臺廣播在我們的社會生活中占有重要的地位。隨著我國廣播事業的發展，對我國廣播業開發技術、信號的傳輸質量和速度提出了更高更新的要求，促使廣播科研人員不斷更新現有技術，以滿足人民群眾日益增長的需求。 本論文主要分析了現行廣播發射臺的數字廣播激勵器輸入接口的不足之處，根據歐洲ETS300799標準，實現了一種激勵器輸入接口的解決方案，這種方案將復接器送來的ETI(NA,G704)格式的碼流轉換成符合ETS300799標準ETI(NI)的標準碼流，并送往后面的信道編碼器。ETI(NA,G704)格式與現行的ETI(NI,G703)格式相比，主要加入了交織和RS糾錯編碼，使得信號抗干擾能力大大加強，提高了節目從演播室到發射臺的傳輸質量，特別是實時直播節目要求信號質量比較好時具有更大的作用。 本論文利用校驗位為奇數個的RS碼，對可檢不可糾的錯誤發出報警信號，通過其它方法替代原有信號，對音質影響不大，節省了糾正這個錯誤的資源和開發成本。 同時，我們采用FPGA硬件開發平臺和VHDL硬件描述語言編寫代碼實現硬件功能，而不采用專用芯片實現功能，使得修改電路和升級變得異常方便，大大提高了開發產品的效率，降低了成本。 經過軟件仿真和硬件驗證，本系統已經基本實現了預想的功能，擴展性較好，硬件資源開銷較小，具有實用價值。
上傳時間： 2013-07-15
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本板的特色在于為之量身定制了一款多功能調試軟件，不僅含有串口調試功能、而且該軟件強大之處支持USB數據收發、網絡數據收發、51/AVR單片機波特率計算、數碼管字型碼生成、進制轉換、點陣生成、校驗值(奇偶校驗/校驗和/CRC冗余循環校驗)/BMP轉16進制等功能，還帶有自動升級功能，買家手上的調試助手永遠是最新的，享受我們提供的軟件服務。
上傳時間： 2013-07-08
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LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下，結合連續相位MSK調制，滿足歸一化信噪比SNR=2dB時，系統誤碼率低于10-4。根據課題背景，本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比，編碼復雜度大，成為編碼硬件實現的一個障礙；論文針對實際系統的預期指標，通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析，基于1/2碼率，1024和2048兩種幀長，設計了三種編碼器的備選方案，分別為直接下三角編碼器，串行準循環編碼器和二階準循環編碼器。 對于每種編碼器，分別設計了其整體結構，并對每種編碼器的功能模塊進行深入研究，設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真；根據時序仿真結果和綜合報告對三種編碼方案進行比較，最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后，在FPGA中硬件實現了串行準循環編碼器并對其進行測試，利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。
上傳時間： 2013-08-02
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本文以符號多項式理論為基礎，從理論上論證了任意長度比特組合的CRC校驗碼的并行算法，提出了并行CRC計算的數學模型，并且以8位二進制序列(即一個字節)為例，介紹了利用此數學模型計算校驗碼的方法，最后給出了與此算法相對應的VHDL模型。經過對實驗數據的對比分析，表明文中所提并行CRC算法的關鍵路徑延遲和硬件面積都得到了優化，以Top-Down設計方法給出了一種HDLC協議控制器的設計方案，用VHDL語言進行了行為級描述，采用Xilinx公司的FPGA產品進行實現。
上傳時間： 2013-06-09
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