近年來，大容量數據存儲設備主要是機械硬盤，機械硬盤采用機械馬達和磁片作為載體，存在抗震性能低、高功耗和速度提升難度大等缺點。固態硬盤是以半導體作為存儲介質及控制載體，無機械裝置，具有抗震、寬溫、無噪、可靠和節能等特點，是目前存儲領域所存在問題的解決方案之一。本文針對這一問題，設計基于FPGA的固態硬盤控制器，實現數據的固態存儲。 文章首先介紹硬盤技術的發展，分析固態硬盤的技術現狀和發展趨勢，闡述課題研究意義，并概述了本文研究的主要內容及所做的工作。然后從分析固態硬盤控制器的關鍵技術入手，研究了SATA接口協議和NANDFLASH芯片特性。整體設計采用SOPC架構，所有功能由單片FPGA完成。移植MicroBlaze嵌入式處理器軟核作為主控制器，利用Verilog HDL語言描述IP核形式設計SATA控制器核和NAND FLASH控制器核。SATA控制器核作為高速串行傳輸接口，實現SATA1.0協議，根據協議劃分四層模型，通過狀態機和邏輯電路實現協議功能。NAND FLASH控制器核管理NANDFLASH芯片陣列，將NAND FLASH接口轉換成通用的SRAM接口，提高訪問效率。控制器完成NAND FLASH存儲管理和糾錯算法，實現數據的存儲和讀取。最后完成固態硬盤控制器的模塊測試和整體測試，介紹了測試方法、測試工具和測試流程，給出測試數據和結果分析，得出了驗證結論。 本文設計的固態硬盤控制器，具有結構簡單和穩定性高的特點，易于升級和二次開發，是實現固態硬盤和固態存儲系統的關鍵技術。
上傳時間： 2013-05-28
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移動無線信道特性對移動通信系統性能具有重要影響，移動信道建模和仿真對移動通信系統的研發具有重要意義。因此，對移動信道建模與仿真進行研究，具有重要的理論意義和實際應用價值。 本文從無線電波的傳播特點出發，分析了無線電波的傳播模型和描述信道特性的主要參數，重點分析了移動小尺度衰落模型；結合無線電波傳輸環境的特點，研究了平坦衰落信道和頻率選擇性信道的特點，設計了基于FPGA的移動無線信道仿真器，同時給予了軟硬件驗證。 本文從衰落的數學模型角度研究了信道傳輸特性，以及各項參數對信道特性的影響。主要做了以下幾個方面的工作： 1.簡要介紹了無線電通信的發展史及信道建模與仿真的意義；論述了信道對無線信號主要的三類影響：自由空間的路徑損失、陰影衰落、多徑衰落；分析了無線通信傳播環境，移動無線通信信道仿真的基本模型，同時介紹了用正弦波疊加法和成型濾波器法建立信道確定型仿真模型的具體實現方法。 2.對移動無線信道特性進行了Matlab仿真，對仿真結果進行了對比分析，對影響信道特性的主要參數設置進行了分析仿真。 3.設計了一種基于FPGA的移動無線信道仿真器，并對實現該仿真器的關鍵技術和實現方法進行了分析。該信道仿真器能夠實時模擬窄帶信號條件下無線信道的主要特點，如多徑時延、多普勒頻移、瑞利衰落等，其主要的技術指標達到了設計要求。該模擬器結構簡單，參數可調，易于擴展，通用性強，可以部分或全部集成到處于研制階段的接收機中，以便于性能測試，也可應用于教學實踐。
上傳時間： 2013-04-24
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DDR2 SDRAM是目前內存市場上的主流內存。除了通用計算機系統外，大量的嵌入式系統也紛紛采用DDR2內存，越來越多的SoC系統芯片中會集成有DDR2接口模塊。因此，設計一款匹配DDR2的內存控制器將會具有良好的應用前景。 論文在研究了DDR2的JEDEC標準的基礎上，設計出DDR2控制器的整體架構，采用自項向下的設計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執行模塊和數據通道模塊的RTL級設計。根據在設計中遇到的問題，對DDR2控制器的整體架構進行改進與完善。在分析了Altera數字PHY的基本性能的基礎上，設計DDR2控制器與數字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺，針對設計的具體功能進行仿真驗證，并實現在Altera Stratix II GX90開發板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設計的DDR2控制器的主要特點是： 1.支持數字PHY電路，不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節約了設計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應用范圍更為廣闊。 4.支持DDR2的三項新技術，充分發揮DDR2內存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內存的控制。
上傳時間： 2013-06-10
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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工業生產過程往往具有非線性、不確定性，難以建立精確的數學模型。應用常規的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經網絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統建模、辨識和控制中常用的理論和方法。其中，神經元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規則描述的過程，將神經元與PID結合，應用到實際的控制中，可以在線調整PID的參數，使系統具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經網絡的研究主要是神經網絡的理論研究、神經網絡的應用研究和神經網絡的實現技術研究，這三方面是相互依賴和相互促進的關系。本文主要側重的是神經網絡的實現技術研究方面，創新性地利用FPGA嵌入式系統開發技術實現單神經元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統使用。 首先，對單神經元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統輸出；然后，研究基于FPGA的單神經元智能控制算法的實現，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經元智能控制器比MATLAB設計的單神經元PID智能控制器性能優良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產生模塊和輸出模塊。在各個模塊的設計中進行了優化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統控制器的控制性能。
上傳時間： 2013-04-24
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MP3音樂是目前最為流行的音樂格式，因其音質、復雜度與壓縮比的完美折中，占據著廣闊的市場，不僅在互聯網上廣為流傳，而且在便攜式設備領域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象，在實時性、面積等約束條件下，研究MP3解碼電路的設計方法，實現FPGA原型芯片，研究MP3原型芯片的驗證方法。 論文的主要貢獻如下： (1)使用算法融合方法合并MP3解碼過程的相關步驟，以減少緩沖區存儲單元的容量和訪存次數。如把重排序步驟融合到反量化模塊，可以減少一半的讀寫RAM操作；把IMDCT模塊內部的三個算法步驟融合在一起進行設計，可以省去存儲中間計算結果的緩存區單元。 (2)反量化、立體聲處理等模塊中，采用流水線設計技術，設置寄存器把較長的組合邏輯路徑隔開，提高了電路的性能和可靠性；使用連續訪問公共緩存技術，合理規劃各計算子模塊的工作時序，將數據計算的時間隱藏在訪存過程中；充分利用頻率線的零值區特性，有效地減少數據計算量，加快了數據處理的速度。 (3)設計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設計RTL級電路，完成功能仿真，以Altera公司Stratix II系列的EP2S180 FPGA開發板為平臺，實現MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內的資源利用率約為5％，其中組合邏輯查找表ALUT為7189個，寄存器共有4024個，系統頻率可達69.6MHz，充分滿足了MP3解碼過程的實時性要求。實驗結果表明，MP3音頻解碼FPGA原型芯片可正常播放聲音，解碼音質良好。
上傳時間： 2013-07-01
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隨著以計算機技術為核心的信息技術的迅速發展以及信息的爆炸式增長，人類獲得的視覺信息很大一部分是從各種各樣的電子顯示器件上獲得的。這對顯示器件的要求也越來越高。在這些因素的驅動下，顯示技術也取得了飛速的發展。使用FPGA/CPLD設計的液晶控制器具有很高的靈活性，可以根據不同的液晶類型、尺寸、使用場合，特別是不同的工業產品，做一些特殊的設計，以最小的代價滿足系統的要求。而且可以解決通用的液晶顯示控制器本身固有的一些缺點。 本文設計了一個采用FPGA設計的液晶顯示控制器，主要解決以下內容：采用Cyclone芯片設計的液晶控制器；采用硬件描述語言進行的液晶顯示控制器設計，重點介紹了如何通過特殊設計控制器與CPU協調的工作，驅動系統所需時序信號的產生，STN液晶彩色屏灰度顯示的時間抖動算法和幀率控制原理及實現，顯示數據的緩沖、轉化方法，使用FPGA設計的用于本系統的特殊SDRAM控制器，以及液晶控制器通過該SDRAM控制器進行顯示緩沖器的管理，還有很重要的一點是各個模塊之間的同步處理。這款液晶控制器在實際中的使用效果證明了本課題介紹的液晶控制器方案是一個非常可行的，具有廣泛的通用性。 關鍵詞：液晶控制器、SDRAM控制器、時序信號發生器、灰度顯示、時間抖動算法
上傳時間： 2013-04-24
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安川變頻器的大功率逆變電路很有特色，它沒有采用負電源，值得大家學習。
上傳時間： 2013-07-28
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數字高清電視是當前世界上最先進的圖像壓縮編碼技術和數字傳輸技術的結合，是高技術競爭的焦點之一。其中，信道處理系統及其相關芯片更是集中了數字信號處理、前向糾錯編解碼等數字電視傳輸的核心技術，成為設計和開發整個數字電視系統的關鍵技術之一。本文以衛星數字電視的信道處理系統為對象，結合國際通行的DVB-S/S2標準，研究了該系統在發射端的設計與實現所涉及到的一系列內容。 本文介紹了數字電視的發展概況和主要標準，特別是對我國衛星電視的發展進行了詳細的介紹。然后，本文DVB-S/S2信道處理系統的基本原理進行了介紹和分析，主要包括RS碼、卷積碼、BCH碼、LDPC碼等的差錯編碼的基本原理，以及基帶信號處理的基本原理。在此基礎上對兩種系統的傳輸性能和DVB-S2的后向兼容系統分別進行了基于Matlab的仿真。最后闡述了基于FPGA的DVB-S調制器的信道編碼和調制實現，按功能對DVB-S/S2信道編碼過程進行模塊分解，并針對每個模塊進行工作原理分析、算法分析、HDL描述、時序仿真及FPGA實現。DVB-S/S2調制器的核心是信道編碼和調制部分，利用FPGA在數字信號處理方面的優勢，本文重點對其中的幾個關鍵模塊，包括RS編碼、卷積交織器、卷積編碼、BCH編碼、LDPC編碼等的實現算法進行了比較詳細的分析，并通過HDL描述和時序仿真來驗證算法正確性。
上傳時間： 2013-07-10
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高速、高精度已經成為伺服驅動系統的發展趨勢，而位置檢測環節是決定伺服系統高速、高精度性能的關鍵環節之一。光電編碼器作為伺服驅動系統中常用的檢測裝置，根據結構和原理的不同分為增量式和絕對式。本文從原理上對增量式光電編碼器和絕對式光電編碼器做了深入的分析，通過對比它們的特性，得出了絕對式光電編碼器更適合高速、高精度伺服驅動系統的結論。 絕對式光電編碼器精度高、位數多的特點決定其通信方式只能采取串行傳輸方式，且由相應的通信協議控制信息的傳輸。本文首先針對編碼器主要生產廠商日本多摩川公司的絕對式光電編碼器，深入研究了通信協議相關的硬件電路、數據幀格式、時序等。隨后介紹了新興的電子器件FPGA及其開發語言硬件描述語言Verilog HDL，并對基于FPGA的絕對式編碼器通信接口電路做了可行性的分析。在此基礎上，采用自頂向下的設計方法，將整個接口電路劃分成發送模塊、接收模塊、序列控制模塊等多個模塊，各個模塊采用Verilog語言進行描述設計編碼器接口電路。最終的設計在相關硬件電路上實現。最后，通過在TMS320F2812伺服控制平臺上編寫的硬件驅動程序驗證了整個設計的各項功能，達到了設計的要求。
上傳時間： 2013-07-11
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