加密算法一直在信息安全領(lǐng)域起著無(wú)可替代的作用,它直接影響著國(guó)家的未來(lái)和發(fā)展.隨著密碼分析水平、芯片處理能力和計(jì)算技術(shù)的不斷進(jìn)步,原有的數(shù)據(jù)加密標(biāo)準(zhǔn)(DES)算法及其變形的安全強(qiáng)度已經(jīng)難以適應(yīng)新的安全需要,其實(shí)現(xiàn)速度、代碼大小和跨平臺(tái)性均難以繼續(xù)滿(mǎn)足新的應(yīng)用需求.在未來(lái)的20年內(nèi),高級(jí)加密標(biāo)準(zhǔn)(AES)將替代DES成為新的數(shù)據(jù)加密標(biāo)準(zhǔn).高級(jí)加密標(biāo)準(zhǔn)算法是采用對(duì)稱(chēng)密鑰密碼實(shí)現(xiàn)的分組密碼,支持128比特分組長(zhǎng)度及128比特、192比特與256比特可變密鑰長(zhǎng)度.無(wú)論在反饋模式還是在非反饋模式中使用AES算法,其軟件和硬件對(duì)計(jì)算環(huán)境的適應(yīng)性強(qiáng),性能穩(wěn)定,密鑰建立時(shí)間優(yōu)良,密鑰靈活性強(qiáng).存儲(chǔ)需求量低,即使在空間有限的環(huán)境使用也具備良好的性能.在分析高級(jí)加密標(biāo)準(zhǔn)算法原理的基礎(chǔ)上,描述了圈變換及密鑰擴(kuò)展的詳細(xì)編制原理,用硬件描述語(yǔ)言(VHDL)描述了該算法的整體結(jié)構(gòu)和算法流程.詳細(xì)論述了分組密碼的兩種運(yùn)算模式(反饋模式和非反饋模式)下算法多種體系結(jié)構(gòu)的實(shí)現(xiàn)原理,重點(diǎn)論述了基本體系結(jié)構(gòu)、循環(huán)展開(kāi)結(jié)構(gòu)、內(nèi)部流水線(xiàn)結(jié)構(gòu)、外部流水線(xiàn)結(jié)構(gòu)、混合流水線(xiàn)結(jié)構(gòu)及資源共享結(jié)構(gòu)等.最后在XILINX公司XC2S300E芯片的基礎(chǔ)上,采用自頂向下設(shè)計(jì)思想,論述了高級(jí)加密標(biāo)準(zhǔn)算法的FPGA設(shè)計(jì)方法,提出了具體模塊劃分方法并對(duì)各個(gè)模塊的實(shí)現(xiàn)進(jìn)行了詳細(xì)論述.圈變換采用內(nèi)部流水線(xiàn)結(jié)構(gòu),多個(gè)圈變換采用資源共享結(jié)構(gòu),密鑰調(diào)度與加密運(yùn)算并行執(zhí)行.占用芯片面積及引腳資源較少,在芯片選型方面具有很好的適應(yīng)性.
上傳時(shí)間： 2013-06-20
上傳用戶(hù)：fairy0212
卷積碼是無(wú)線(xiàn)通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點(diǎn)，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實(shí)現(xiàn)約束長(zhǎng)度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點(diǎn)討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計(jì)了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測(cè)試通過(guò)。本文的主要工作如下： 1.對(duì)輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對(duì)歐氏距離的計(jì)算方法進(jìn)行了簡(jiǎn)化，以便于用硬件電路方式實(shí)現(xiàn)。 2.對(duì)ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計(jì)相比，在滿(mǎn)足譯碼速度的同時(shí)，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲(chǔ)器的組織方式，簡(jiǎn)化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時(shí)序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計(jì)的復(fù)雜度。 4.本文中設(shè)計(jì)了一個(gè)仿真平臺(tái)，采用Modelsim仿真器對(duì)設(shè)計(jì)進(jìn)行了功能仿真，結(jié)果完全正確。同時(shí)提出了一種在被測(cè)設(shè)計(jì)內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯(cuò)誤的效率。 5.該設(shè)計(jì)在Altera EP1C20 FPGA芯片上通過(guò)測(cè)試，最大運(yùn)行時(shí)鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對(duì)譯碼器的綜合結(jié)果和Altera設(shè)計(jì)的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計(jì)的Viterbi譯碼器具有很高的工程實(shí)用價(jià)值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時(shí)間： 2013-07-23
上傳用戶(hù)：葉山豪
近年來(lái)，基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)己成為新一代運(yùn)動(dòng)控制系統(tǒng)的主流。基于DSP和FPGA的運(yùn)動(dòng)控制系統(tǒng)不僅具有信息處理能力強(qiáng)，而且具有開(kāi)放性、實(shí)時(shí)性、可靠性的特點(diǎn)，因此在機(jī)器人運(yùn)動(dòng)控制領(lǐng)域具有重要的應(yīng)用價(jià)值。 論文從步行康復(fù)訓(xùn)練器的設(shè)計(jì)與制作出發(fā)，主要進(jìn)行機(jī)器人的運(yùn)動(dòng)控制系統(tǒng)設(shè)計(jì)和研究。文章首先提出了多種運(yùn)動(dòng)控制系統(tǒng)的實(shí)現(xiàn)方案。根據(jù)它們的優(yōu)缺點(diǎn)，選定以DSP和FPGA為核心進(jìn)行運(yùn)動(dòng)控制系統(tǒng)平臺(tái)的設(shè)計(jì)。 論文詳細(xì)研究了以DSP和FPGA為核心實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)的軟、硬件設(shè)計(jì)，利用DSP實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)總體結(jié)構(gòu)與相關(guān)功能模塊，利用FPGA實(shí)現(xiàn)運(yùn)動(dòng)控制系統(tǒng)地址譯碼電路、脈沖分配電路以及光電編碼器信號(hào)處理電路，并對(duì)以上電路系統(tǒng)進(jìn)行了功能仿真和時(shí)序仿真。 結(jié)果表明，基于DSP和FPGA為核心的運(yùn)動(dòng)控制系統(tǒng)不僅實(shí)現(xiàn)了設(shè)計(jì)功能要求，同時(shí)提高了機(jī)器人運(yùn)動(dòng)控制系統(tǒng)的開(kāi)放性、實(shí)時(shí)性和可靠性，并大大減小了系統(tǒng)的體積與功耗。
標(biāo)簽： FPGA DSP 機(jī)器人 運(yùn)動(dòng)控制系統(tǒng)
上傳時(shí)間： 2013-06-22
上傳用戶(hù)：debuchangshi
信息技術(shù)的不斷發(fā)展,對(duì)信息的安全提出了更高的要求.在應(yīng)用公鑰密碼體制的時(shí)候,對(duì)密鑰長(zhǎng)度要求越來(lái)越大,處理的速度要求越來(lái)越快.而基于橢圓曲線(xiàn)離散對(duì)數(shù)問(wèn)題的橢圓曲線(xiàn)密碼體制,因其每比特最大的安全性,受到了越來(lái)越廣泛的注意.橢圓曲線(xiàn)密碼體制(ECC:Elliptic Curve Cryptosystem)的快速實(shí)現(xiàn)也成為一個(gè)關(guān)注的方面.該文按照確定有限域、選取曲線(xiàn)參數(shù)、劃分結(jié)構(gòu)模塊、優(yōu)化模塊算法、實(shí)現(xiàn)模塊設(shè)計(jì),驗(yàn)證模塊功能的順序進(jìn)行書(shū)寫(xiě).為了硬件實(shí)現(xiàn)上的方便,設(shè)計(jì)選擇了含有Ⅱ型優(yōu)化正規(guī)基的伽略域GF(2191),并在該域上構(gòu)造了隨機(jī)的橢圓曲線(xiàn).根據(jù)層次化、結(jié)構(gòu)化的設(shè)計(jì)思路,將橢圓曲線(xiàn)上的標(biāo)量乘法運(yùn)算劃分成兩個(gè)運(yùn)算層次:橢圓曲線(xiàn)上的運(yùn)算和有限域上的運(yùn)算.模塊劃分之后,利用自底向上的設(shè)計(jì)思路,主要針對(duì)有限域上的乘法運(yùn)算進(jìn)行了重要的改進(jìn),并對(duì)加法群中的標(biāo)量乘運(yùn)算的算法進(jìn)行了分析、證明,以達(dá)到面積優(yōu)化和快速執(zhí)行的效果.具體設(shè)計(jì)中,采用硬件描述語(yǔ)言Verilog HDL,在Mentor Graphics公司出品的FPGA Advantage平臺(tái)上進(jìn)行電路設(shè)計(jì).完成了各個(gè)模塊的設(shè)計(jì)輸入和仿真.設(shè)計(jì)選用了Altera公司的APEX Ⅱ系列器件,利用第一方軟件Quartus Ⅱ 2.2進(jìn)行綜合、布局、布線(xiàn)和時(shí)序仿真.文中給出了橢圓曲線(xiàn)上的點(diǎn)加、倍點(diǎn)和標(biāo)量乘法模塊的具體設(shè)計(jì)結(jié)構(gòu)框圖.并且根據(jù)橢圓曲線(xiàn)的標(biāo)量乘特點(diǎn),提出了合適的驗(yàn)證方案.該設(shè)計(jì)完成了橢圓曲線(xiàn)上的標(biāo)量乘法運(yùn)算.設(shè)計(jì)主要針對(duì)資源受限的應(yīng)用環(huán)境:改進(jìn)了有限域上的乘法運(yùn)算、使用了沒(méi)有預(yù)處理的標(biāo)量乘算法.改進(jìn)后的橢圓曲線(xiàn)標(biāo)量乘法需要2,741,998個(gè)邏輯單元,在100MHz的時(shí)鐘約束下,運(yùn)行一次標(biāo)量乘法運(yùn)算需要567.69us.該次設(shè)計(jì)的結(jié)果可以直接用來(lái)構(gòu)造橢圓曲線(xiàn)上的簽名、驗(yàn)證、密鑰交換等算法.
標(biāo)簽： FPGA 橢圓曲線(xiàn) 密碼體制 乘法運(yùn)算
上傳時(shí)間： 2013-05-24
上傳用戶(hù)：zhuo0008
本文以某型號(hào)接收機(jī)的應(yīng)用為背景，主要論述了如何實(shí)現(xiàn)基于FPGA的參數(shù)化的Viterbi譯碼器的知識(shí)產(chǎn)權(quán)(IP)核。文中詳細(xì)論述了譯碼器的內(nèi)部結(jié)構(gòu)、VerilogHDL(硬件描述語(yǔ)言)實(shí)現(xiàn)、仿真測(cè)試等。這些可變的參數(shù)包括：碼型、ACS(加比選)單元的數(shù)目、軟判決比特?cái)?shù)、回溯深度等。用戶(hù)可以根據(jù)自己的需要設(shè)置不同的參數(shù)由開(kāi)發(fā)工具生成不同的譯碼器用于不同的系統(tǒng)。 本文的創(chuàng)新之處在于,針對(duì)FPGA的內(nèi)部結(jié)構(gòu)提出了一種新的累加度量RAM的組織形式，大大節(jié)省了嵌入式RAM塊；提出了一種新的累加度量值的歸一化辦法；此外還給出了用Matlab建模得到軟判決信息輔助仿真工具進(jìn)行電路仿真的方法，大大提高了仿真的速度。 所設(shè)計(jì)的(2，1，7)連續(xù)型5比特軟判決譯碼器已經(jīng)應(yīng)用于某型號(hào)接收機(jī)，經(jīng)受了實(shí)際應(yīng)用的考驗(yàn)產(chǎn)生了巨大的經(jīng)濟(jì)效益。
標(biāo)簽： Viterbi FPGA 參數(shù) 譯碼器
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：waizhang
我國(guó)經(jīng)濟(jì)的快速發(fā)展促進(jìn)各行業(yè)對(duì)電力需求的飛速增長(zhǎng)，電力需求側(cè)管理隨著電力系統(tǒng)管理的自動(dòng)化而不斷發(fā)展起來(lái)。用電現(xiàn)場(chǎng)負(fù)荷監(jiān)控終端是電力需求側(cè)管理的一個(gè)重要組成部分，它為有效利用能源、合理分配能源，鼓勵(lì)用戶(hù)均衡用電，實(shí)現(xiàn)電力需求側(cè)科學(xué)管理提供了技術(shù)基礎(chǔ)。 負(fù)荷監(jiān)控終端利用微電子技術(shù)、電力電子技術(shù)和傳感器技術(shù)對(duì)用電現(xiàn)場(chǎng)的各種電能參數(shù)進(jìn)行采集和全方位監(jiān)控，在電力需求側(cè)管理中承擔(dān)著重要角色。它為電力管理部門(mén)和用電企業(yè)間搭起了信息橋梁，不僅實(shí)時(shí)提供企業(yè)用電的各種信息，而且能夠及時(shí)執(zhí)行電力管理部門(mén)的遠(yuǎn)程命令，實(shí)現(xiàn)遠(yuǎn)程操作。電力管理部門(mén)向終端安排合理的用電方案，能夠?qū)ζ髽I(yè)的用電實(shí)現(xiàn)宏觀調(diào)控，這對(duì)企業(yè)的長(zhǎng)足發(fā)展和電力管理部門(mén)的合理調(diào)度電能有很好的推動(dòng)作用。因此對(duì)負(fù)荷監(jiān)控終端的研究具有重大的現(xiàn)實(shí)意義。 論文對(duì)目前國(guó)內(nèi)外的負(fù)荷監(jiān)控終端在的發(fā)展現(xiàn)狀進(jìn)行了概述，分析了負(fù)荷監(jiān)控終端在國(guó)內(nèi)的電力負(fù)荷管理技術(shù)中的地位和作用，以及當(dāng)前負(fù)荷監(jiān)控終端系統(tǒng)的技術(shù)水平和實(shí)現(xiàn)方法，在研究了終端設(shè)計(jì)多項(xiàng)技術(shù)的基礎(chǔ)上，結(jié)合工程項(xiàng)目的要求對(duì)微處理器和操作系統(tǒng)進(jìn)行了具體選型，設(shè)計(jì)了一種基于ARM 和μC/OS-Ⅱ的配變監(jiān)控終端，在基于ARM技術(shù)的LPC2124 微處理器和外圍接口芯片上，進(jìn)行了終端系統(tǒng)的設(shè)計(jì)；實(shí)現(xiàn)了μCOS-Ⅱ在LPC2124MCU 上的移植；編寫(xiě)了基于μC/OS-Ⅱ的API 接口函數(shù)和底層硬件驅(qū)動(dòng)程序；采用多任務(wù)按優(yōu)先權(quán)調(diào)度的方式解決了任務(wù)處理的實(shí)時(shí)性，克服了傳統(tǒng)前后臺(tái)軟件在復(fù)雜的監(jiān)控終端設(shè)計(jì)中實(shí)時(shí)性差的弊端，實(shí)踐證明用這種設(shè)計(jì)思想制作的配變監(jiān)控終端能較好地滿(mǎn)足工程應(yīng)用實(shí)際需要。
標(biāo)簽： ARM 遠(yuǎn)程 配變監(jiān)控
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：小碼農(nóng)lz
本文首先從數(shù)控系統(tǒng)的組成與特點(diǎn)進(jìn)行詳細(xì)分析，然后對(duì)運(yùn)動(dòng)控制卡在整個(gè)系統(tǒng)中承擔(dān)功能進(jìn)行了分析。根據(jù)數(shù)字型號(hào)處理器件的快速運(yùn)算能力和現(xiàn)場(chǎng)可編程門(mén)陣列器件的靈活、通用性提出了基于DSP器件和FPGA器件進(jìn)行總體設(shè)計(jì)的規(guī)劃。 本文重點(diǎn)詳細(xì)闡述了四軸運(yùn)動(dòng)控制卡硬件電路的設(shè)計(jì)。通過(guò)對(duì)現(xiàn)有部分PC總線(xiàn)的介紹與比較，設(shè)計(jì)選擇了PCI總線(xiàn)作為上位PC與運(yùn)動(dòng)控制卡的通信總線(xiàn)，并且選擇PCI9052芯片來(lái)設(shè)計(jì)PCI接口模塊；基于DSP器件的特點(diǎn)，設(shè)計(jì)選擇了TMS320LF2407芯片為核心，進(jìn)行運(yùn)算控制單元的設(shè)計(jì)，同時(shí)對(duì)其主要內(nèi)部資源進(jìn)行了分配。最后，根據(jù)硬件的原理圖，完成了具體電路板的制作。 對(duì)軟件設(shè)計(jì)，文章主要對(duì)插補(bǔ)算法在DSP上的實(shí)現(xiàn)作了一些探討。介紹了兩種加速模式：梯形加速模式和s曲線(xiàn)加速模式。就逐點(diǎn)比較法直線(xiàn)和圓弧插補(bǔ)算法以及數(shù)字積分插補(bǔ)原理也進(jìn)行了分析。最終，提出總體程序流程控制、速度控制算法、插補(bǔ)算法等的程序設(shè)計(jì)框架，并進(jìn)行了具體程序設(shè)計(jì)。
標(biāo)簽： FPGA DSP 四軸 運(yùn)動(dòng)控制卡
上傳時(shí)間： 2013-05-31
上傳用戶(hù)：kennyplds
該課題通過(guò)對(duì)開(kāi)放式數(shù)控技術(shù)的全面調(diào)研和對(duì)運(yùn)動(dòng)控制技術(shù)的深入研究,并針對(duì)國(guó)內(nèi)運(yùn)動(dòng)控制技術(shù)的研究起步較晚的現(xiàn)狀,結(jié)合激光雕刻領(lǐng)域的具體需要,緊跟當(dāng)前運(yùn)動(dòng)控制技術(shù)研究的發(fā)展趨勢(shì),吸收了世界開(kāi)放式數(shù)控技術(shù)和相關(guān)運(yùn)動(dòng)控制技術(shù)的最新成果,采納了基于DSP和FPGA的方案,研制了一款比較新穎的、功能強(qiáng)大的、具有很大柔性的四軸多功能運(yùn)動(dòng)控制卡.該論文主要內(nèi)容如下:首先,通過(guò)對(duì)制造業(yè)、開(kāi)放式數(shù)控系統(tǒng)、運(yùn)動(dòng)控制卡等行業(yè)現(xiàn)狀的全面調(diào)研,基于對(duì)運(yùn)動(dòng)系統(tǒng)控制技術(shù)的深入學(xué)習(xí),在比較了幾種常用的運(yùn)動(dòng)控制方案的基礎(chǔ)上,確定了基于DSP和FPGA的運(yùn)動(dòng)控制設(shè)計(jì)方案,并規(guī)劃了板卡的總體結(jié)構(gòu).其次,針對(duì)運(yùn)動(dòng)控制中的一些具體問(wèn)題,如高速、高精度、運(yùn)動(dòng)平穩(wěn)性、實(shí)時(shí)控制以及多軸聯(lián)動(dòng)等,在FPGA上設(shè)計(jì)了功能相互獨(dú)立的四軸運(yùn)動(dòng)控制電路,仔細(xì)規(guī)劃并定義了各個(gè)寄存器的具體功能,設(shè)計(jì)了功能完善的加/減速控制電路、變頻分配電路、倍頻分頻電路和三個(gè)功能各異的計(jì)數(shù)器電路等,完全實(shí)現(xiàn)了S-曲線(xiàn)升降速運(yùn)動(dòng)、自動(dòng)降速點(diǎn)運(yùn)動(dòng)、A/B相編碼器倍頻計(jì)數(shù)電路等特殊功能.再次,介紹了DSP在運(yùn)動(dòng)控制中的作用,合理規(guī)劃了DSP指令的形成過(guò)程,并對(duì)DSP軟件的具體實(shí)現(xiàn)進(jìn)行了框架性的設(shè)計(jì).然后,根據(jù)光電隔離原理設(shè)計(jì)了數(shù)字輸入/輸出電路;結(jié)合DAC原理設(shè)計(jì)了四路模擬輸出電路;實(shí)現(xiàn)了PCI接口電路的設(shè)計(jì);并針對(duì)常見(jiàn)的干擾現(xiàn)象,提出了有效的抗干擾措施.最后,利用運(yùn)動(dòng)控制卡強(qiáng)大的運(yùn)動(dòng)控制功能,并針對(duì)激光雕刻行業(yè)進(jìn)行大幅圖形掃描時(shí)需要實(shí)時(shí)處理大量的圖形數(shù)據(jù)的特別需要,在板卡第四軸完全實(shí)現(xiàn)了激光控制功能,并基于FPGA內(nèi)部的16KBit塊RAM,開(kāi)辟了大量數(shù)據(jù)區(qū)以便進(jìn)行大幅圖形的實(shí)時(shí)處理.
標(biāo)簽： FPGA DSP 運(yùn)動(dòng)控制
上傳時(shí)間： 2013-06-09
上傳用戶(hù)：youlongjian0
本文以符號(hào)多項(xiàng)式理論為基礎(chǔ)，從理論上論證了任意長(zhǎng)度比特組合的CRC校驗(yàn)碼的并行算法，提出了并行CRC計(jì)算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個(gè)字節(jié))為例，介紹了利用此數(shù)學(xué)模型計(jì)算校驗(yàn)碼的方法，最后給出了與此算法相對(duì)應(yīng)的VHDL模型。經(jīng)過(guò)對(duì)實(shí)驗(yàn)數(shù)據(jù)的對(duì)比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設(shè)計(jì)方法給出了一種HDLC協(xié)議控制器的設(shè)計(jì)方案，用VHDL語(yǔ)言進(jìn)行了行為級(jí)描述，采用Xilinx公司的FPGA產(chǎn)品進(jìn)行實(shí)現(xiàn)。
標(biāo)簽： FPGA HDLC 協(xié)議控制器
上傳時(shí)間： 2013-06-09
上傳用戶(hù)：s363994250
隨著TD—SCDMA技術(shù)的不斷發(fā)展，TD—SCDMA系統(tǒng)產(chǎn)品也逐步成熟并隨之完善。產(chǎn)品家族日益豐富，室內(nèi)型宏基站、室外型宏基站、分布式基站(BBU+RRU)、微基站等系列化基站產(chǎn)品逐步問(wèn)世，可以滿(mǎn)足不同場(chǎng)景的建網(wǎng)需求。而分布式基站(BBU+RRU)越來(lái)越多地受到業(yè)界的關(guān)注和重視。 本文主要從TD—SCDMA頻點(diǎn)拉遠(yuǎn)系統(tǒng)(RRU)和軟件無(wú)線(xiàn)電技術(shù)的發(fā)展入手，重點(diǎn)研究TD—SCDMA頻點(diǎn)拉遠(yuǎn)系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)。TD—SCDMA通信系統(tǒng)通過(guò)靈活分配不同的上下行時(shí)隙，實(shí)現(xiàn)業(yè)務(wù)的不對(duì)稱(chēng)性，但是多路數(shù)字中頻所構(gòu)成的系統(tǒng)成本高和控制的復(fù)雜性，以及TDD雙工模式下，系統(tǒng)的峰均比隨時(shí)隙數(shù)增加而增加，對(duì)整個(gè)頻點(diǎn)拉遠(yuǎn)系統(tǒng)的前端放大器線(xiàn)性輸入提出了很高的要求。TD—SCDMA系統(tǒng)使用軟件無(wú)線(xiàn)電平臺(tái)，一方面軟件算法可以有效保證時(shí)隙分配的準(zhǔn)確性，保證對(duì)前端控制器的開(kāi)關(guān)控制，以及對(duì)上下行功率讀取計(jì)算和子幀的靈活提取，另一方面靈活的DUC/CFR算法可以有效的提高頻帶利用率和抗干擾能力，有效的控制TDD系統(tǒng)的峰均比，有效降低系統(tǒng)對(duì)前端放大器線(xiàn)性輸出能力的要求。 本文主要研究軟件無(wú)線(xiàn)電中DUC和CFR的關(guān)鍵技術(shù)以及FPGA實(shí)現(xiàn)，DUC主要由3倍FIR內(nèi)插成型濾波器、2倍插值補(bǔ)償濾波器以及5級(jí)CIC濾波器級(jí)聯(lián)組成；而CFR主要采用類(lèi)似基帶削峰的加窗濾波的中頻削峰算法，可以降低相鄰信道的溢出，更有效的降低CF值。將DUC/CFR以單片F(xiàn)PGA實(shí)現(xiàn)，能很好提高RRU性能，減少其硬件結(jié)構(gòu)，降低成本，降低功耗，增加外部環(huán)境的穩(wěn)定性。
標(biāo)簽： TDSCDMA FPGA 頻點(diǎn)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：18752787361
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
