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8位的加法器設計，分4個工程完成的，用的是Quartus II軟件。
標簽： 8位 加法器
上傳時間： 2014-01-20
上傳用戶：myworkpost
這是一個用verilog實現(xiàn)的除法器代碼。
標簽： verilog 除法器 代碼
上傳時間： 2013-12-28
上傳用戶：wmwai1314
這是個基于 Xilinx Spartan3 的加法器，利用Verilog語言編寫，對于EDA初學者來說有一定的參考價值。
標簽： Spartan3 Xilinx 加法器
上傳時間： 2014-02-02
上傳用戶：671145514
~~~ ~~~ ~32*32的乘法器
標簽： 32 乘法器
上傳時間： 2015-10-28
上傳用戶：jhksyghr
應用vhdl語言進行加法器的設計，比較器的設計，隨著vhdl語言的應用越來越廣泛，其重要性也更加明確。希望對大家有所幫助。
標簽： vhdl 語言 加法器
上傳時間： 2015-11-11
上傳用戶：gut1234567
VHD設計實例8位加法器的設計分頻電路數(shù)字秒表的設計
標簽： VHD 8位 設計實例 加法器
上傳時間： 2014-08-10
上傳用戶：yyq123456789
蔣小龍的關于FPGA算法教程.經(jīng)典! (其中包含加法器,乘法器極其算術邏輯部件設計)
標簽： FPGA 算法 教程 加法器
上傳時間： 2015-11-23
上傳用戶：asdfasdfd
由乘法器組成 單邊帶信號產(chǎn)生的 仿真源代碼 msm
標簽： msm 乘法器 單邊帶 信號產(chǎn)生
上傳時間： 2014-01-11
上傳用戶：561596
用VHDL實現(xiàn)的除法器,非常好使,仿真通過了
標簽： VHDL 除法器 仿真
上傳時間： 2015-11-29
上傳用戶：aeiouetla
定點乘法器的設計，挺經(jīng)典的！大家好好琢磨．
標簽： 定點乘法器
上傳時間： 2013-12-22
上傳用戶：wab1981
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