本人編寫的定點除法器,開發(fā)軟件為XILINX的ISE6.2,通過PAR仿真.
標簽： XILINX ISE 6.2 PAR
上傳時間： 2014-01-17
上傳用戶：www240697738
這是個vhdl編寫的16bit的加減法器
標簽： vhdl bit 16 編寫
上傳時間： 2015-07-01
上傳用戶：許小華
移位相加硬件乘法器,基于FPGA的VHDL語言編寫的,含有全部文件
標簽： FPGA VHDL 移位 硬件
上傳用戶：bakdesec
８＊８的乘法器verilog源代碼,經(jīng)過編譯仿真的，絕對真確，對初學(xué)者很有幫助
標簽： verilog 乘法器 源代碼 仿真
上傳時間： 2014-01-14
上傳用戶：txfyddz
實現(xiàn)四位加法器的VHDL代碼，里面含有全加器的代碼
標簽： VHDL 加法器 代碼
上傳時間： 2013-12-22
上傳用戶：stvnash
一個用VerilogHDL語言編寫的8X8的乘法器
標簽： VerilogHDL 8X8 語言 編寫
上傳時間： 2015-07-22
上傳用戶：teddysha
這是我最近買的一套CPLD開發(fā)板VHDL源程序并附上開發(fā)板的原理圖,希望對你是一個很好的幫助!其中內(nèi)容為:8位優(yōu)先編碼器,乘法器,多路選擇器,二進制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機,四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時鐘.
標簽： CPLD VHDL BCD 開發(fā)板
上傳時間： 2015-07-23
上傳用戶：李夢晗
32BIT加法器，輸入2個數(shù)字就可以跑出2個數(shù)字的合
標簽： BIT 32 加法器
上傳時間： 2015-08-09
上傳用戶：妄想演繹師
本文件提供了用verilog HDL語言實現(xiàn)的8位超前進位加法器,充分說明了超前進位加法器和普通加法器之間的區(qū)別.
標簽： verilog 加法器 HDL 進位
上傳時間： 2013-12-17
上傳用戶：ynwbosss
一個簡單的加法器描述,以前在別的網(wǎng)站上被發(fā)過,現(xiàn)在存在這里.
標簽： 加法器 網(wǎng)站
上傳時間： 2013-12-25
上傳用戶：kernaling
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