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Verilog hdl語言的常用除法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 除法器
上傳時間： 2013-12-17
上傳用戶：Zxcvbnm
定點八位乘法器的原理圖設計，已通過功能仿真！
標簽： 定點 乘法器 原理圖設計
上傳時間： 2017-01-03
上傳用戶：z754970244
minicore為一個加法器的最小結構，含有移位RAM 和調試的TB 程序等。
標簽： minicore 加法器
上傳時間： 2017-01-04
上傳用戶：Pzj
1 8位加法器的設計 2 分頻電路 3 數字秒表的設計
標簽： 8位 加法器 分頻電路 數字秒表
上傳時間： 2014-01-02
上傳用戶：hn891122
編寫一個詞法器，讓你輸入的代碼有合適的標號如：if標號為1，a標號為2，；標號為3 <,>標號為4.等等。
標簽： 編寫 法器
上傳時間： 2013-12-06
上傳用戶：aeiouetla
是用verilog寫得加法器以及計數器里面有測試文件（testbench），對于初學者來說這個可以用來參考下
標簽： testbench verilog 加法器 計數器
上傳時間： 2014-01-16
上傳用戶：天涯
該代碼是布斯乘法器代碼，用于了解布斯算法，本人也是初學者。
標簽： 代碼 乘法器
上傳時間： 2017-01-10
上傳用戶：love_stanford
一個關于Wallace樹乘法器的論文，當中展示了一種改進后的wallace樹乘法器方案，相比原來占用晶體管更少，效率更高
標簽： Wallace 樹 乘法器 論文
上傳時間： 2014-01-11
上傳用戶：manlian
vhdl語言的100個例子 VHDL語言100例 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數
標簽： 100 vhdl VHDL 語言
上傳時間： 2013-12-13
上傳用戶：古谷仁美
基于CPLD/FPGA的十六位乘法器的VHDL實現
標簽： CPLD FPGA VHDL 十六位
上傳時間： 2013-12-16
上傳用戶：qq1604324866
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