乘法器 verilog CPLD EPM1270 源代碼
標簽： verilog CPLD 1270 EPM
上傳時間： 2016-11-24
上傳用戶：牛布牛
除法器實驗 verilog CPLD EPM1270 源代碼
上傳用戶：離殤
32位高性能浮點乘法器芯片設計研究.pdf
標簽： 性能 乘法器 浮點
上傳時間： 2016-12-08
上傳用戶：hjshhyy
復乘法器的FPGA實現， 希望對初學者有幫助
標簽： FPGA 乘法器
上傳時間： 2016-12-09
上傳用戶：Pzj
verilog 寫的兩種方式的乘法器 不錯!
標簽： verilog 方式 乘法器
上傳時間： 2016-12-12
上傳用戶：一諾88
8位加法樹乘法器,實現兩個8位二進制數相乘，采用verilog hdl
標簽： 8位 加法 乘法器 二進制數
上傳時間： 2016-12-19
上傳用戶：lhc9102
8位乘8位的流水線乘法器，采用Verilog hdl編寫
標簽： 8位 流水線 乘法器
上傳時間： 2014-01-26
上傳用戶：kristycreasy
十六位的除法器，采用verilog hdl
標簽： 十六位 除法器
上傳時間： 2013-11-27
上傳用戶：kr770906
介紹了利用VHDL實現八位除法,采用層次化設計,該除法器采用了VHDL的混合輸入方式,將除法器分成若干個子模塊后,對各個子模塊分別設計,各自生成功能模塊完成整體設計,實現了任意八位無符號數的除法。
標簽： VHDL 除法 分 子模塊
上傳時間： 2016-12-21
上傳用戶：lijianyu172
移位快速除法器，通過一次移4位試商實現快速除法功能，較普通減除法器有及其巨大的效率提升
標簽： 移位 除法器
上傳時間： 2014-10-26
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