這兩個分別是8位乘法器的VHDL語言的實現，并經過個人用QUARTUS的驗證，另外一個是奔騰處理器的設計思想
標簽： VHDL 分 8位 乘法器
上傳時間： 2016-12-26
上傳用戶：kr770906
新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方
標簽： csa 浮點 乘法器
上傳時間： 2016-12-27
上傳用戶：wff
加法器是實現兩個二進制數相加運算的 基本單元電路。8 位加法器就是實現兩個8 位 二進制相加,同時加上低位進位的運算電路。
標簽： 加法器 二進制數 二進制 運算
上傳時間： 2016-12-29
上傳用戶：lx9076
1、匯編課程設計 2、包括如下：（1）、簡單文件管理 （2）、學生成績管理 （3）、簡單加法器 3、文檔中附有代碼
標簽： 匯編 文件管理 加法器 代碼
上傳時間： 2014-01-26
上傳用戶：aappkkee
用VHDL實現四位乘法器，不直接用乘法實現，一來節省資源，二來可提高速度！
標簽： VHDL 乘法器
上傳時間： 2017-01-02
上傳用戶：athjac
實現一位加法器的設計，假設輸入參數為A,B，則輸出為A,B的和
標簽： 加法器
上傳用戶：baiom
橢圓曲線加密算法中的乘法器的生成，主要功能是實現在素域上的多項式模P(大素數）乘的運算。
標簽： 橢圓曲線 加密算法 乘法器
上傳時間： 2014-06-11
上傳用戶：waizhang
Verilog hdl語言 常用乘法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 乘法器設計
上傳用戶：lunshaomo
Verilog hdl語言 常用加法器設計，可使用modelsim進行仿真
標簽： Verilog hdl 語言 加法器
上傳時間： 2013-12-24
上傳用戶：lizhizheng88
Verilog hdl語言 伽羅華域GF（q）乘法器設計，可使用modelsim進行仿真
上傳時間： 2013-12-27
上傳用戶：ls530720646
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