1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
資源簡介：1 8位加法器的設(shè)計(jì) 2 分頻電路 3 數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-01-02
上傳用戶：hn891122
資源簡介：介紹8位加法器、分頻電路、數(shù)字秒表的PPT，帶源碼，解釋詳細(xì)，一步一步學(xué)習(xí)，是學(xué)習(xí)VHDL的好
上傳時(shí)間： 2013-12-23
上傳用戶：Divine
資源簡介：VHD設(shè)計(jì)實(shí)例8位加法器的設(shè)計(jì)分頻電路數(shù)字秒表的設(shè)計(jì)
上傳時(shí)間： 2014-08-10
上傳用戶：yyq123456789
資源簡介：組合電路的設(shè)計(jì)8位加法器設(shè)計(jì)(ADD8.vhd)
上傳時(shí)間： 2016-10-13
上傳用戶：gonuiln
資源簡介：8位加法器設(shè)計(jì)是經(jīng)過我認(rèn)真仿真與設(shè)計(jì)出來的 希望對有需要的人有幫助
上傳時(shí)間： 2017-07-22
上傳用戶：xg262122
資源簡介：8位加法器的實(shí)現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過
上傳時(shí)間： 2016-06-30
上傳用戶：xuan‘nian
資源簡介：8位加法器和減法器設(shè)計(jì)實(shí)習(xí)報(bào)告
上傳時(shí)間： 2013-10-22
上傳用戶：sjyy1001
資源簡介：8位加法器的原代碼,主要內(nèi)容下載看了就知道
上傳時(shí)間： 2013-12-16
上傳用戶：思琦琦
資源簡介：8位加法器的實(shí)現(xiàn)，非流水線結(jié)構(gòu)，很不錯(cuò)。我測試過，效率比較高
上傳時(shí)間： 2016-04-25
上傳用戶：bcjtao
資源簡介：加法器是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加運(yùn)算的 基本單元電路。8 位加法器就是實(shí)現(xiàn)兩個(gè)8 位 二進(jìn)制相加,同時(shí)加上低位進(jìn)位的運(yùn)算電路。
上傳時(shí)間： 2016-12-29
上傳用戶：lx9076
資源簡介：這是用VHDL實(shí)現(xiàn)的8位加法器，對新手有點(diǎn)幫助。
上傳時(shí)間： 2014-01-05
上傳用戶：1079836864
資源簡介：大學(xué)vhdl語言實(shí)驗(yàn)大全,基于max-plus2平臺,內(nèi)有8-3譯碼器,8位加法器,數(shù)字鐘，數(shù)碼顯示，74ls138，8，4位計(jì)數(shù)器，d，rs觸發(fā)器，加法器，交通燈等，此原碼基于長江大學(xué)可編程器件實(shí)驗(yàn)箱,如要運(yùn)行在其他平臺上需要重新定義管腳
上傳時(shí)間： 2013-12-23
上傳用戶：qiaoyue
資源簡介：8位加法器VHDL 8位加法器VHDL 8位加法器VHDL
上傳時(shí)間： 2014-01-11
上傳用戶：qq521
資源簡介：高速PCB設(shè)計(jì)指南之（一~八 ）目錄 一、 1、PCB布線 2、PCB布局 3、高速PCB設(shè)計(jì) 二、 1、高密度（HD）電路設(shè)計(jì) 2、抗干擾技術(shù) 3、PCB的可靠性設(shè)計(jì) 4、電磁兼容性和PCB設(shè)計(jì)約束 三、 1、改進(jìn)電路設(shè)計(jì)規(guī)程提高可測性 2、混合信號PCB的分區(qū)設(shè)計(jì) ...
上傳時(shí)間： 2016-04-08
上傳用戶：woshini123456
資源簡介：本程序是利用兩個(gè)4位二進(jìn)制并行加法器通過級聯(lián)方式構(gòu)成一個(gè)8位加法器。
上傳時(shí)間： 2014-11-29
上傳用戶：270189020
資源簡介：8位加法器VHDL源程序，實(shí)驗(yàn)題能夠在EDA開發(fā)系統(tǒng)中運(yùn)行
上傳時(shí)間： 2013-12-29
上傳用戶：jhksyghr
資源簡介：西門子EWSD系統(tǒng)概述 1 EWSD 的應(yīng)用 2 EWSD 硬件概述 3 數(shù)字用戶線路單元(DLU)的功能結(jié)構(gòu) 4 線路中繼組(LTG)的功能結(jié)構(gòu) 5 遠(yuǎn)端交換單元(RSU)的功能結(jié)構(gòu) 6 SN 功能結(jié)構(gòu) 7 協(xié)調(diào)處理機(jī)(CP)的功能結(jié)構(gòu) 8 SS7 網(wǎng)絡(luò)的功能結(jié)構(gòu) 9 應(yīng)用程序系統(tǒng)(APS) 10 EWSD 內(nèi)部呼叫...
上傳時(shí)間： 2016-11-14
上傳用戶：ruixue198909
資源簡介：基2分頻與基于分裂基的fft的實(shí)現(xiàn)，特別是新型的倒序算法提高了程序的質(zhì)量
上傳時(shí)間： 2016-12-27
上傳用戶：xauthu
資源簡介：簡單的VERILOG五分頻電路描述，可綜合。已經(jīng)過檢驗(yàn)
上傳時(shí)間： 2014-01-17
上傳用戶：netwolf
資源簡介：超前進(jìn)位加法器的設(shè)計(jì)
上傳時(shí)間： 2013-10-19
上傳用戶：shen_dafa
資源簡介：1）動態(tài)加載中間（2）規(guī)范化中間層接口 （3）解釋本地文件系統(tǒng)（4）基于數(shù)據(jù)庫的數(shù)據(jù)提供（5）數(shù)據(jù)庫設(shè)計(jì)（6）優(yōu)化數(shù)據(jù)提供邏輯（7）程序框架結(jié)構(gòu)圖
上傳時(shí)間： 2015-03-25
上傳用戶：CHINA526
資源簡介：Ripple Adder: 16-bit 全加,半加及ripple adder的設(shè)計(jì)及VHDL程序 Carry Look ahead Adder:4, 16, 32 bits 前置進(jìn)位加法器的設(shè)計(jì)方案及VHDL程序 Carry Select Adder:16 Bits 進(jìn)位選擇加法器的設(shè)計(jì)方案及VHDL程序
上傳時(shí)間： 2015-05-13
上傳用戶：我們的船長
資源簡介：本文件提供了用verilog HDL語言實(shí)現(xiàn)的8位超前進(jìn)位加法器,充分說明了超前進(jìn)位加法器和普通加法器之間的區(qū)別.
上傳時(shí)間： 2013-12-17
上傳用戶：ynwbosss
資源簡介：8位超前進(jìn)位加法器 就是使各位的進(jìn)位直接由加數(shù)和被加數(shù)來決定，而不需要依賴低位進(jìn)位
上傳時(shí)間： 2016-04-25
上傳用戶：王小奇
資源簡介：用VHADL和Verilog HDL實(shí)現(xiàn)帶進(jìn)位的8位加減法器。
上傳時(shí)間： 2016-07-12
上傳用戶：bruce
資源簡介：實(shí)現(xiàn)一位加法器的設(shè)計(jì)，假設(shè)輸入?yún)?shù)為A,B，則輸出為A,B的和
上傳時(shí)間： 2017-01-02
上傳用戶：baiom
資源簡介：Verilog寫的 8 位超前進(jìn)位加法器
上傳時(shí)間： 2017-07-01
上傳用戶：hustfanenze
資源簡介：題目：一位加法器的設(shè)計(jì) 試實(shí)現(xiàn)一個(gè)十進(jìn)制的1位數(shù)加法器，其中十進(jìn)制數(shù)編碼為8421碼。十進(jìn)制數(shù)加法可首先轉(zhuǎn)換為二進(jìn)制加法來執(zhí)行。然后，若得到的和大于9，則產(chǎn)生一個(gè)進(jìn)位值，并在得到的和值上加6(這是用來補(bǔ)足未使用的六種輸入組合)。 要求：（1）利用...
上傳時(shí)間： 2017-05-09
上傳用戶：明天明天明天
資源簡介：為了縮短加法電路運(yùn)行時(shí)間，提高FPGA運(yùn)行效率，利用選擇進(jìn)位算法和差額分組算法用硬件電路實(shí)現(xiàn)32位加法器，差額分組中的加法單元是利用一種改進(jìn)的超前進(jìn)位算法實(shí)現(xiàn)，選擇進(jìn)位算法可使不同的分組單元并行運(yùn)算，利用低位的運(yùn)算結(jié)果選擇高位的進(jìn)位為1或者進(jìn)位為...
上傳時(shí)間： 2013-12-19
上傳用戶：jshailingzzh
資源簡介：這兩個(gè)分別是8位乘法器的VHDL語言的實(shí)現(xiàn)，并經(jīng)過個(gè)人用QUARTUS的驗(yàn)證，另外一個(gè)是奔騰處理器的設(shè)計(jì)思想
上傳時(shí)間： 2016-12-26
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