基于Verilog HDL的16位超前進(jìn)位加法器 分為3個(gè)功能子模塊
標(biāo)簽： Verilog HDL 進(jìn)位 加法器
上傳時(shí)間： 2014-01-07
上傳用戶：yyyyyyyyyy
32位元浮點(diǎn)數(shù)加法器,用于以VHDL編寫的32位元CPU
標(biāo)簽： VHDL CPU 浮點(diǎn)數(shù) 加法器
上傳時(shí)間： 2014-12-19
上傳用戶：壞天使kk
乘法器功能 直接實(shí)現(xiàn)兩個(gè)數(shù)字信號(hào)的相乘～
標(biāo)簽： 乘法器 數(shù)字信號(hào)
上傳時(shí)間： 2017-06-06
上傳用戶：bruce5996
利用verilog hdl編寫的浮點(diǎn)加法器運(yùn)算單元，單精度。
標(biāo)簽： verilog hdl 編寫 浮點(diǎn)
上傳時(shí)間： 2013-11-29
上傳用戶：王慶才
設(shè)計(jì)一個(gè)一元多項(xiàng)式加法器：兩個(gè)多項(xiàng)式相加，輸出多項(xiàng)式并計(jì)算
標(biāo)簽： 多項(xiàng)式 加法器
上傳時(shí)間： 2014-01-04
上傳用戶：wendy15
實(shí)現(xiàn)十六位加法器，是書籍上配套的應(yīng)該可用
標(biāo)簽： 十六位 加法器
上傳時(shí)間： 2013-12-21
上傳用戶：alan-ee
一個(gè)用vhdl硬件描述語言實(shí)現(xiàn)的一個(gè)比較簡(jiǎn)單的除法器
標(biāo)簽： vhdl 硬件描述語言 比較 除法器
上傳時(shí)間： 2017-06-12
上傳用戶：waitingfy
這是一個(gè)用vhdl硬件描述語言實(shí)現(xiàn)的乘法器而不是多路選擇器
標(biāo)簽： vhdl 硬件描述語言 乘法器 多路
上傳時(shí)間： 2013-12-31
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restoring除法器設(shè)計(jì) 經(jīng)典算法了，可以仿真通過
標(biāo)簽： restoring 除法器 算法
上傳時(shí)間： 2014-01-21
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22位流水線加法器，altera公司仿真壞境可用。
標(biāo)簽： 流水線加法器
上傳時(shí)間： 2013-12-18
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