相 關 資 源

• 利用verilog hdl編寫的浮點加法器運算單元免費下載

  資源簡介：利用verilog hdl編寫的浮點加法器運算單元，單精度。

  標簽： verilog hdl 編寫 浮點

  上傳時間： 2013-11-29

  上傳用戶：王慶才

• 介紹關于FPGA的浮點加法器運算單元設計免費下載

  資源簡介：介紹關于FPGA的浮點加法器運算單元設計

  標簽： FPGA 浮點 加法器 單元設計

  上傳時間： 2014-01-24

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• 基于Vhdl語言的32位單精度的浮點加法器免費下載

  資源簡介：基于Vhdl語言的32位單精度的浮點加法器

  標簽： Vhdl 語言 精度 浮點

  上傳時間： 2017-09-09

  上傳用戶：manking0408

• verilog編寫的32位浮點加法器免費下載

  資源簡介：verilog編寫的32位浮點加法器

  標簽： verilog 編寫 浮點 加法器

  上傳時間： 2015-03-09

  上傳用戶：372825274

• 這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.免費下載

  資源簡介：這是我用verilog hdl語言寫的浮點乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點,也歡迎大家把它改成流水線以提高速度.

  標簽： verilog booth hdl 家

  上傳時間： 2013-11-29

  上傳用戶：jjj0202

• 用verilog hdl編寫的一些例程免費下載

  資源簡介：用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標簽： verilog hdl 編寫

  上傳時間： 2013-12-20

  上傳用戶：fhzm5658

• verilog hdl 編寫的PWM免費下載

  資源簡介：verilog hdl 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10

  標簽： verilog hdl PWM 編寫

  上傳時間： 2013-08-30

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• 這是一個verilog hdl編寫的RISC cpu的程序免費下載

  資源簡介：這是一個verilog hdl編寫的RISC cpu的程序，該程序共10個子程序，實現了簡單的RISC cpu，可供初學者參考，學習硬件描述語言，及設計方法。該程序通過了modelsim仿真驗證。

  標簽： verilog RISC hdl cpu

  上傳時間： 2015-03-26

  上傳用戶：qiao8960

• 浮點加法器的Vhdl算法設計 浮點加法器的Vhdl算法設計免費下載

  資源簡介：浮點加法器的Vhdl算法設計 浮點加法器的Vhdl算法設計

  標簽： Vhdl 浮點 加法器 算法設計

  上傳時間： 2014-01-13

  上傳用戶：z754970244

• verilog hdl編寫的CPU模型免費下載

  資源簡介：verilog hdl編寫的CPU模型，很經典，比較通用

  標簽： verilog hdl CPU 編寫

  上傳時間： 2013-12-24

  上傳用戶：龍飛艇

• verilog hdl編寫的總線功能模型免費下載

  資源簡介：verilog hdl編寫的總線功能模型，十分有用，需要的下載

  標簽： verilog hdl 編寫 總線

  上傳時間： 2013-12-20

  上傳用戶：ls530720646

• verilog hdl編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。免費下載

  資源簡介：verilog hdl編寫的串并轉換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

  標簽： verilog Modsim iout hdl

  上傳時間： 2014-01-15

  上傳用戶：lanwei

• verilog hdl 編寫的PWM免費下載

  資源簡介：verilog hdl 編寫的PWM，是初學CPLD者入門Z資源，epm7128stc100-10

  標簽： verilog hdl PWM 編寫

  上傳時間： 2015-09-05

  上傳用戶：gdgzhym

• verilog hdl編寫的出租車計費系統免費下載

  資源簡介：verilog hdl編寫的出租車計費系統

  標簽： verilog hdl 編寫 出租車計費系統

  上傳時間： 2015-11-20

  上傳用戶：nanshan

• verilog hdl編寫的四位數碼管動態顯示程序,外圍電路用CPLD來實現免費下載

  資源簡介：verilog hdl編寫的四位數碼管動態顯示程序,外圍電路用CPLD來實現

  標簽： verilog CPLD hdl 編寫

  上傳時間： 2016-06-12

  上傳用戶：米卡

• 用verilog hdl編寫的0832源程序免費下載

  資源簡介：用verilog hdl編寫的0832源程序，實現對0832實現D/A轉換。也可方便地轉換為vhdl源程序。

  標簽： verilog 0832 hdl 編寫

  上傳時間： 2013-11-25

  上傳用戶：qiao8960

• verilog hdl 編寫的CY7C68013 SLAVE FIFO接口程序免費下載

  資源簡介：verilog hdl 編寫的CY7C68013 SLAVE FIFO接口程序，實際測試可用?？梢灾苯痈衔粰C連接，傳輸數據。

  標簽： verilog C68013 68013 SLAVE

  上傳時間： 2016-10-13

  上傳用戶：ljmwh2000

• 用verilog hdl編寫的VGA顯示驅動程序免費下載

  資源簡介：用verilog hdl編寫的VGA顯示驅動程序

  標簽： verilog hdl VGA 編寫

  上傳時間： 2013-12-09

  上傳用戶：banyou

• 浮點加減運算的后規格化Vhdl程序源代碼免費下載

  資源簡介：浮點加減運算的后規格化Vhdl程序源代碼，很不錯，希望對大家有用

  標簽： Vhdl 浮點 減 運算

  上傳時間： 2016-12-27

  上傳用戶：sxdtlqqjl

• verilog hdl編寫的4條指令CPU免費下載

  資源簡介：verilog hdl編寫的4條指令CPU

  標簽： verilog hdl CPU 編寫

  上傳時間： 2014-01-27

  上傳用戶：Ants

• 用verilog hdl編寫的基于fpga的動態數碼管顯示程序。免費下載

  資源簡介：用verilog hdl編寫的基于fpga的動態數碼管顯示程序。

  標簽： verilog fpga hdl 編寫

  上傳時間： 2017-07-09

  上傳用戶：13681659100

• 用verilog hdl編寫的秒表設計免費下載

  資源簡介：用verilog hdl編寫的秒表設計，可以實現百分之一秒，十分之一秒，秒，十秒等功能。

  標簽： verilog hdl 編寫 秒表設計

  上傳時間： 2017-07-09

  上傳用戶：離殤

• 用verilog hdl編寫的并串轉換模塊免費下載

  資源簡介：用verilog hdl編寫的并串轉換模塊，在ISE軟件仿真過，也可綜合

  標簽： verilog hdl 編寫 轉換模塊

  上傳時間： 2014-10-10

  上傳用戶：han_zh

• 32位單精度浮點加法器免費下載

  資源簡介：32位單精度浮點加法器。進行用加法運算，仿真輸出

  標簽： 精度 浮點 加法器

  上傳時間： 2013-04-24

  上傳用戶：x4587

• 這是用vhdl編寫的四位加法器免費下載

  資源簡介：這是用vhdl編寫的四位加法器，請多指教

  標簽： vhdl 編寫 加法器

  上傳時間： 2013-12-12

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• 好用的浮點乘法器免費下載

  資源簡介：好用的浮點乘法器，可完成32位IEEE格式的浮點乘法，經過仿真通過

  標簽： 浮點 乘法器

  上傳時間： 2014-01-03

  上傳用戶：heart520beat

• 新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方免費下載

  資源簡介：新型的浮點乘法器 用csa來實現可以用在浮點乘法器的地方

  標簽： csa 浮點 乘法器

  上傳時間： 2016-12-27

  上傳用戶：wff

• 一個32位元的浮點數加法器免費下載

  資源簡介：一個32位元的浮點數加法器，可將兩IEEE 754格式內的值進行相加

  標簽： 浮點數 加法器

  上傳時間： 2013-12-23

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• 鍵盤鼠標的原代碼,用FPGA實現,使用verilog hdl編寫,已經使用FPGA驗正過了,完全可以用免費下載

  資源簡介：鍵盤鼠標的原代碼,用FPGA實現,使用verilog hdl編寫,已經使用FPGA驗正過了,完全可以用

  標簽： FPGA verilog hdl 鍵盤

  上傳時間： 2013-12-12

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• 實現簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.免費下載

  資源簡介：實現簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.

  標簽： QUARTUS verilog UART 4.0

  上傳時間： 2013-12-18

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