相 關(guān) 資 源

• 利用verilog hdl編寫的浮點(diǎn)加法器運(yùn)算單元免費(fèi)下載

  資源簡介：利用verilog hdl編寫的浮點(diǎn)加法器運(yùn)算單元，單精度。

  標(biāo)簽： verilog hdl 編寫 浮點(diǎn)

  上傳時(shí)間： 2013-11-29

  上傳用戶：王慶才

• 介紹關(guān)于FPGA的浮點(diǎn)加法器運(yùn)算單元設(shè)計(jì)免費(fèi)下載

  資源簡介：介紹關(guān)于FPGA的浮點(diǎn)加法器運(yùn)算單元設(shè)計(jì)

  標(biāo)簽： FPGA 浮點(diǎn) 加法器 單元設(shè)計(jì)

  上傳時(shí)間： 2014-01-24

  上傳用戶：kbnswdifs

• 基于Vhdl語言的32位單精度的浮點(diǎn)加法器免費(fèi)下載

  資源簡介：基于Vhdl語言的32位單精度的浮點(diǎn)加法器

  標(biāo)簽： Vhdl 語言 精度 浮點(diǎn)

  上傳時(shí)間： 2017-09-09

  上傳用戶：manking0408

• verilog編寫的32位浮點(diǎn)加法器免費(fèi)下載

  資源簡介：verilog編寫的32位浮點(diǎn)加法器

  標(biāo)簽： verilog 編寫 浮點(diǎn) 加法器

  上傳時(shí)間： 2015-03-09

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• 這是我用verilog hdl語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.免費(fèi)下載

  資源簡介：這是我用verilog hdl語言寫的浮點(diǎn)乘法器,用的是基4的booth算法,對于部分積使用了5-2壓縮和3-2壓縮,歡迎大家指點(diǎn),也歡迎大家把它改成流水線以提高速度.

  標(biāo)簽： verilog booth hdl 家

  上傳時(shí)間： 2013-11-29

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• 用verilog hdl編寫的一些例程免費(fèi)下載

  資源簡介：用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

  標(biāo)簽： verilog hdl 編寫

  上傳時(shí)間： 2013-12-20

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• verilog hdl 編寫的PWM免費(fèi)下載

  資源簡介：verilog hdl 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： verilog hdl PWM 編寫

  上傳時(shí)間： 2013-08-30

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• 這是一個(gè)verilog hdl編寫的RISC cpu的程序免費(fèi)下載

  資源簡介：這是一個(gè)verilog hdl編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語言，及設(shè)計(jì)方法。該程序通過了modelsim仿真驗(yàn)證。

  標(biāo)簽： verilog RISC hdl cpu

  上傳時(shí)間： 2015-03-26

  上傳用戶：qiao8960

• 浮點(diǎn)加法器的Vhdl算法設(shè)計(jì) 浮點(diǎn)加法器的Vhdl算法設(shè)計(jì)免費(fèi)下載

  資源簡介：浮點(diǎn)加法器的Vhdl算法設(shè)計(jì) 浮點(diǎn)加法器的Vhdl算法設(shè)計(jì)

  標(biāo)簽： Vhdl 浮點(diǎn) 加法器 算法設(shè)計(jì)

  上傳時(shí)間： 2014-01-13

  上傳用戶：z754970244

• verilog hdl編寫的CPU模型免費(fèi)下載

  資源簡介：verilog hdl編寫的CPU模型，很經(jīng)典，比較通用

  標(biāo)簽： verilog hdl CPU 編寫

  上傳時(shí)間： 2013-12-24

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• verilog hdl編寫的總線功能模型免費(fèi)下載

  資源簡介：verilog hdl編寫的總線功能模型，十分有用，需要的下載

  標(biāo)簽： verilog hdl 編寫 總線

  上傳時(shí)間： 2013-12-20

  上傳用戶：ls530720646

• verilog hdl編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。免費(fèi)下載

  資源簡介：verilog hdl編寫的串并轉(zhuǎn)換。采用iout類型口。包含源文件和測試文件。用Modsim編譯。

  標(biāo)簽： verilog Modsim iout hdl

  上傳時(shí)間： 2014-01-15

  上傳用戶：lanwei

• verilog hdl 編寫的PWM免費(fèi)下載

  資源簡介：verilog hdl 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

  標(biāo)簽： verilog hdl PWM 編寫

  上傳時(shí)間： 2015-09-05

  上傳用戶：gdgzhym

• verilog hdl編寫的出租車計(jì)費(fèi)系統(tǒng)免費(fèi)下載

  資源簡介：verilog hdl編寫的出租車計(jì)費(fèi)系統(tǒng)

  標(biāo)簽： verilog hdl 編寫 出租車計(jì)費(fèi)系統(tǒng)

  上傳時(shí)間： 2015-11-20

  上傳用戶：nanshan

• verilog hdl編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)免費(fèi)下載

  資源簡介：verilog hdl編寫的四位數(shù)碼管動(dòng)態(tài)顯示程序,外圍電路用CPLD來實(shí)現(xiàn)

  標(biāo)簽： verilog CPLD hdl 編寫

  上傳時(shí)間： 2016-06-12

  上傳用戶：米卡

• 用verilog hdl編寫的0832源程序免費(fèi)下載

  資源簡介：用verilog hdl編寫的0832源程序，實(shí)現(xiàn)對0832實(shí)現(xiàn)D/A轉(zhuǎn)換。也可方便地轉(zhuǎn)換為vhdl源程序。

  標(biāo)簽： verilog 0832 hdl 編寫

  上傳時(shí)間： 2013-11-25

  上傳用戶：qiao8960

• verilog hdl 編寫的CY7C68013 SLAVE FIFO接口程序免費(fèi)下載

  資源簡介：verilog hdl 編寫的CY7C68013 SLAVE FIFO接口程序，實(shí)際測試可用?？梢灾苯痈衔粰C(jī)連接，傳輸數(shù)據(jù)。

  標(biāo)簽： verilog C68013 68013 SLAVE

  上傳時(shí)間： 2016-10-13

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• 用verilog hdl編寫的VGA顯示驅(qū)動(dòng)程序免費(fèi)下載

  資源簡介：用verilog hdl編寫的VGA顯示驅(qū)動(dòng)程序

  標(biāo)簽： verilog hdl VGA 編寫

  上傳時(shí)間： 2013-12-09

  上傳用戶：banyou

• 浮點(diǎn)加減運(yùn)算的后規(guī)格化Vhdl程序源代碼免費(fèi)下載

  資源簡介：浮點(diǎn)加減運(yùn)算的后規(guī)格化Vhdl程序源代碼，很不錯(cuò)，希望對大家有用

  標(biāo)簽： Vhdl 浮點(diǎn) 減 運(yùn)算

  上傳時(shí)間： 2016-12-27

  上傳用戶：sxdtlqqjl

• verilog hdl編寫的4條指令CPU免費(fèi)下載

  資源簡介：verilog hdl編寫的4條指令CPU

  標(biāo)簽： verilog hdl CPU 編寫

  上傳時(shí)間： 2014-01-27

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• 用verilog hdl編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。免費(fèi)下載

  資源簡介：用verilog hdl編寫的基于fpga的動(dòng)態(tài)數(shù)碼管顯示程序。

  標(biāo)簽： verilog fpga hdl 編寫

  上傳時(shí)間： 2017-07-09

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• 用verilog hdl編寫的秒表設(shè)計(jì)免費(fèi)下載

  資源簡介：用verilog hdl編寫的秒表設(shè)計(jì)，可以實(shí)現(xiàn)百分之一秒，十分之一秒，秒，十秒等功能。

  標(biāo)簽： verilog hdl 編寫 秒表設(shè)計(jì)

  上傳時(shí)間： 2017-07-09

  上傳用戶：離殤

• 用verilog hdl編寫的并串轉(zhuǎn)換模塊免費(fèi)下載

  資源簡介：用verilog hdl編寫的并串轉(zhuǎn)換模塊，在ISE軟件仿真過，也可綜合

  標(biāo)簽： verilog hdl 編寫 轉(zhuǎn)換模塊

  上傳時(shí)間： 2014-10-10

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• 32位單精度浮點(diǎn)加法器免費(fèi)下載

  資源簡介：32位單精度浮點(diǎn)加法器。進(jìn)行用加法運(yùn)算，仿真輸出

  標(biāo)簽： 精度 浮點(diǎn) 加法器

  上傳時(shí)間： 2013-04-24

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• 這是用vhdl編寫的四位加法器免費(fèi)下載

  資源簡介：這是用vhdl編寫的四位加法器，請多指教

  標(biāo)簽： vhdl 編寫 加法器

  上傳時(shí)間： 2013-12-12

  上傳用戶：yepeng139

• 好用的浮點(diǎn)乘法器免費(fèi)下載

  資源簡介：好用的浮點(diǎn)乘法器，可完成32位IEEE格式的浮點(diǎn)乘法，經(jīng)過仿真通過

  標(biāo)簽： 浮點(diǎn) 乘法器

  上傳時(shí)間： 2014-01-03

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• 新型的浮點(diǎn)乘法器 用csa來實(shí)現(xiàn)可以用在浮點(diǎn)乘法器的地方免費(fèi)下載

  資源簡介：新型的浮點(diǎn)乘法器 用csa來實(shí)現(xiàn)可以用在浮點(diǎn)乘法器的地方

  標(biāo)簽： csa 浮點(diǎn) 乘法器

  上傳時(shí)間： 2016-12-27

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• 一個(gè)32位元的浮點(diǎn)數(shù)加法器免費(fèi)下載

  資源簡介：一個(gè)32位元的浮點(diǎn)數(shù)加法器，可將兩IEEE 754格式內(nèi)的值進(jìn)行相加

  標(biāo)簽： 浮點(diǎn)數(shù) 加法器

  上傳時(shí)間： 2013-12-23

  上傳用戶：四只眼

• 鍵盤鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用verilog hdl編寫,已經(jīng)使用FPGA驗(yàn)正過了,完全可以用免費(fèi)下載

  資源簡介：鍵盤鼠標(biāo)的原代碼,用FPGA實(shí)現(xiàn),使用verilog hdl編寫,已經(jīng)使用FPGA驗(yàn)正過了,完全可以用

  標(biāo)簽： FPGA verilog hdl 鍵盤

  上傳時(shí)間： 2013-12-12

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• 實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.免費(fèi)下載

  資源簡介：實(shí)現(xiàn)簡單的UART功能,在QUARTUS4.0下編譯通過,采用verilog hdl編寫.

  標(biāo)簽： QUARTUS verilog UART 4.0

  上傳時(shí)間： 2013-12-18

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