用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。
標簽： quartusII 編寫
上傳時間： 2014-01-07
上傳用戶：LouieWu
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
基于ALTERA 公司cyclone系列FPGA的程序，verilog 實現加法器
標簽： cyclone ALTERA FPGA 程序
上傳時間： 2013-12-15
上傳用戶：yoleeson
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。-
上傳時間： 2013-12-23
上傳用戶：youmo81
上傳時間： 2016-01-03
上傳用戶：gundan
介紹了carry_chain_adder，carry_skip_adder,ipple_carry_adder三種常用的加法器，采用verilogHDL語言，利用modelsim軟件仿真驗證，壓縮包中包含有流程圖
標簽： carry_chain_adder
上傳時間： 2014-01-20
上傳用戶：sunjet
用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了
標簽： verilog hdl 編寫
上傳時間： 2013-12-20
上傳用戶：fhzm5658
高頻小信號放大器，采用1496模擬乘法器，分為調制解調模塊
標簽： 高頻小信號 放大器
上傳時間： 2016-02-17
上傳用戶：linlin
現在，常用的模擬乘法器基本上都已實現集成化。而且集成模擬乘法器是一種重要的非線性器件，廣泛應用于頻率變換、信號處理電路中，構成調制、解調或其它電路。隨著集成技術的發展和應用的日益廣泛，它已成為繼集成運算放大器后最通用的模擬集成電路之一。下面簡單介紹一下模擬乘法器
標簽：
上傳時間： 2016-02-23
上傳用戶：kbnswdifs
vc開發的編譯器，使用lex和yacc進行詞法器和語法器的構造，清晰的文件顯示兩種文件的語法結構
標簽： 編譯器
上傳時間： 2016-02-24
上傳用戶：jing911003
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