用StateCAD設計一個“串進并出的加法器”狀態機，并使用StateCAD測試激勵生成器設計測試激勵，驗證該狀態機，掌握完整的StateCAD設計流程.
標簽： StateCAD 加法器 狀態
上傳時間： 2014-01-04
上傳用戶：shawvi
8位加法器的實現，仿真通過，并且包括仿真文件，在quartusii7.1下調試通過
標簽： 8位 加法器
上傳時間： 2016-06-30
上傳用戶：xuan‘nian
在算法級對用多進程實現移位加法器，已經驗證
標簽： 算法級 移位 加法器 進程
上傳時間： 2014-09-02
上傳用戶：秦莞爾w
用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
標簽： VHDL BCD 加法器
上傳時間： 2016-07-12
上傳用戶：英雄
一個超前進位加法器（及其testbench) .v文件
標簽： testbench 進位 加法器
上傳時間： 2013-12-18
上傳用戶：chenbhdt
一個帶overflow功能的加法器的實現，采用Matlab+Simulink
標簽： overflow 加法器
上傳時間： 2013-12-05
上傳用戶：小儒尼尼奧
一個基于Matlab+Simulink的帶Rounding功能的加法器實現
標簽： Simulink Rounding Matlab 加法器
上傳時間： 2016-07-20
上傳用戶：youlongjian0
一個基于Matlab+Simulink的復數加法器實現
標簽： Simulink Matlab 加法器
上傳時間： 2014-01-22
上傳用戶：edisonfather
兩個浮點數相加的加法器，使用verilog編寫
標簽： 浮點數 加法器
上傳時間： 2016-07-22
上傳用戶：hustfanenze
VHDL的N位加法器，非常的好用，經過仿真驗證的！
標簽： VHDL 加法器
上傳時間： 2016-07-25
上傳用戶：270189020
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