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用StateCAD設(shè)計一個“串進(jìn)并出的加法器”狀態(tài)機(jī)，并使用StateCAD測試激勵生成器設(shè)計測試激勵，驗證該狀態(tài)機(jī)，掌握完整的StateCAD設(shè)計流程.
標(biāo)簽： StateCAD 加法器 狀態(tài)
上傳時間： 2014-01-04
上傳用戶：shawvi
8位加法器的實現(xiàn)，仿真通過，并且包括仿真文件，在quartusii7.1下調(diào)試通過
標(biāo)簽： 8位 加法器
上傳時間： 2016-06-30
上傳用戶：xuan‘nian
在算法級對用多進(jìn)程實現(xiàn)移位加法器，已經(jīng)驗證
標(biāo)簽： 算法級 移位 加法器 進(jìn)程
上傳時間： 2014-09-02
上傳用戶：秦莞爾w
用VHDL編的兩位BCD加法器用VHDL編的兩位BCD加法器
標(biāo)簽： VHDL BCD 加法器
上傳時間： 2016-07-12
上傳用戶：英雄
一個超前進(jìn)位加法器（及其testbench) .v文件
標(biāo)簽： testbench 進(jìn)位 加法器
上傳時間： 2013-12-18
上傳用戶：chenbhdt
一個帶overflow功能的加法器的實現(xiàn)，采用Matlab+Simulink
標(biāo)簽： overflow 加法器
上傳時間： 2013-12-05
上傳用戶：小儒尼尼奧
一個基于Matlab+Simulink的帶Rounding功能的加法器實現(xiàn)
標(biāo)簽： Simulink Rounding Matlab 加法器
上傳時間： 2016-07-20
上傳用戶：youlongjian0
一個基于Matlab+Simulink的復(fù)數(shù)加法器實現(xiàn)
標(biāo)簽： Simulink Matlab 加法器
上傳時間： 2014-01-22
上傳用戶：edisonfather
兩個浮點數(shù)相加的加法器，使用verilog編寫
標(biāo)簽： 浮點數(shù) 加法器
上傳時間： 2016-07-22
上傳用戶：hustfanenze
VHDL的N位加法器，非常的好用，經(jīng)過仿真驗證的！
標(biāo)簽： VHDL 加法器
上傳時間： 2016-07-25
上傳用戶：270189020
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