朋友，我是Jawen.看到先前上載的一套CPLD開發板的VHDL源碼挺受歡迎的，現在就將她的Verilog源碼也一并貢獻給大家：8位優先編碼器,乘法器,多路選擇器,二進制轉BCD碼,加法器,減法器,簡單狀態機,四位比較器,7段數碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數字時鐘
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上傳時間： 2014-01-23
上傳用戶：wys0120
100個經典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數 第11例 七值邏輯線或分辨函數 第12例 轉換函數 第13例 左移函數 第14例 七值邏輯程序包 第15例 四輸入多路器......
標簽： vhdl 100 編程實例
上傳時間： 2014-01-20
上傳用戶：agent
數字系統設計這是有關的相關源代碼，有簡易CPU 除法器、計數器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高優先級編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使 BR> ...
標簽： 數字系統設計 源代碼
上傳時間： 2014-01-07
上傳用戶：924484786
用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
10個VHDL程序實例，包括加法器，全加器、函數發生器，選擇器等。
標簽： VHDL 程序實例
上傳時間： 2014-01-04
上傳用戶：417313137
在硬體上將十進制轉二進制，不需要使用加法器的運算方式，大大減少運算的時間。
上傳時間： 2013-12-19
上傳用戶：變形金剛
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。
標簽： quartusII 編寫
上傳用戶：LouieWu
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
基于ALTERA 公司cyclone系列FPGA的程序，verilog 實現加法器
標簽： cyclone ALTERA FPGA 程序
上傳時間： 2013-12-15
上傳用戶：yoleeson
用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關控制，從11到0，加入了鍵盤防手抖。-
上傳時間： 2013-12-23
上傳用戶：youmo81
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