流水線乘法器與加法器 開發(fā)環(huán)境:Modelsim(verilog hdl)
標簽: Modelsim verilog hdl 流水線
上傳時間: 2017-09-02
上傳用戶:lx9076
位加法器的verilog程序與4×4 乘法器的verilog描述!!!
標簽: verilog 加法器 乘法器 程序
上傳時間: 2013-12-21
上傳用戶:ruixue198909
加法器樹乘法器結(jié)合了移位相加乘法器和查找表乘法器的優(yōu)點。它使用的加法器數(shù)目等于操作數(shù)位數(shù)減 1 ,加法器精度為操作數(shù)位數(shù)的2倍,需要的與門數(shù)等于操作數(shù)的平方。 因此 8 位乘法器需要7個15位加法器和64個與門
標簽: 乘法器 加法器 減 樹
上傳時間: 2014-01-18
上傳用戶:guanliya
基于VHDL語言的32位單精度的浮點加法器
標簽: VHDL 語言 精度 浮點
上傳時間: 2017-09-09
上傳用戶:manking0408
上傳文件為:常用加法器verilog設(shè)計.rar
標簽: verilog 加法器
上傳時間: 2014-11-18
上傳用戶:nanfeicui
verilog 加法器設(shè)計 在modelsim下方針。。。。。。。。。。。。。。。。。。。。。。
標簽: modelsim verilog 加法器
上傳時間: 2013-12-29
上傳用戶:lunshaomo
加法器和全加器參考程序,由VHDL代碼編寫。初學(xué)者可以看一看。內(nèi)容無毒,下載請殺毒使用。
標簽: 加法器 全加器 參考程序
上傳時間: 2017-09-24
上傳用戶:jjj0202
32位單精度加法器,在嵌入式可能會用的到
標簽: 加法器
上傳時間: 2015-12-01
上傳用戶:mrchenyin
用verilog設(shè)計加法器,經(jīng)modelsim仿真測試沒問題。有問題請反饋。
上傳時間: 2017-02-26
上傳用戶:zhangqi
用verilog設(shè)計的加法器,經(jīng)過modelsim工具驗證無問題。有問題請反饋。
標簽: Verilog 加法器
上傳時間: 2017-02-27
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