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流水線加法器

  • 用quartusII編寫的

    用quartusII編寫的，基于vhdl語言的按鍵加法器，從0到11，也可通過撥碼開關(guān)控制，從11到0，加入了鍵盤防手抖。

    標(biāo)簽： quartusII 編寫

    上傳時間： 2016-01-03

    上傳用戶：gundan

  • 介紹了carry_chain_adder

    介紹了carry_chain_adder，carry_skip_adder,ipple_carry_adder三種常用的加法器，采用verilogHDL語言，利用modelsim軟件仿真驗證，壓縮包中包含有流程圖

    標(biāo)簽： carry_chain_adder

    上傳時間： 2014-01-20

    上傳用戶：sunjet

  • 用verilog hdl編寫的一些例程

    用verilog hdl編寫的一些例程，包括加法器/減法器等等，例子較多就不一一列舉了

    標(biāo)簽： verilog hdl 編寫

    上傳時間： 2013-12-20

    上傳用戶：fhzm5658

  • 計數(shù)器 鎖存器 12位寄存器 帶load

    計數(shù)器 鎖存器 12位寄存器 帶load，clr等功能的寄存器 雙向腳（clocked bidirectional pin） 一個簡單的狀態(tài)機(jī) 一個同步狀態(tài)機(jī) 用狀態(tài)機(jī)設(shè)計的交通燈控制器 數(shù)據(jù)接口 一個簡單的UART 測試向量（Test Bench）舉例： 加法器源程序 相應(yīng)加法器的測試向量test bench）

    標(biāo)簽： load 計數(shù)器 位寄存器 鎖存器

    上傳時間： 2014-01-16

    上傳用戶：bjgaofei

  • 一個數(shù)碼管顯示的測試程序

    一個數(shù)碼管顯示的測試程序，內(nèi)含加法器、減法器，4-7譯碼器，計數(shù)器等。

    標(biāo)簽： 數(shù)碼管顯示 測試程序

    上傳時間： 2013-11-28

    上傳用戶：851197153

  • 在一段時間內(nèi)

    在一段時間內(nèi)，如果用戶沒有進(jìn)行按鍵操作，系統(tǒng)將進(jìn)入“睡眠”－－低功耗狀態(tài) * 用戶按鍵后，系統(tǒng)從低功耗狀態(tài)轉(zhuǎn)到正常的工作狀態(tài) * 在非低功耗狀態(tài)下，程序接收鍵盤按鍵執(zhí)行加法器操作(因為鍵盤和LCD限制不能實現(xiàn)復(fù)雜 * 的功能,如乘法、減法、除法等）

    標(biāo)簽：

    上傳時間： 2016-05-08

    上傳用戶：manking0408

  • 《編碼的奧秘》作者 Charles Petzolel 譯者 伍衛(wèi)國 王室政 等譯 本書用大量的篇幅講述了與計算機(jī)原理相關(guān)的條種編碼方法

    《編碼的奧秘》作者 Charles Petzolel 譯者 伍衛(wèi)國 王室政 等譯 本書用大量的篇幅講述了與計算機(jī)原理相關(guān)的條種編碼方法，并通過數(shù)字邏輯電路(包括邏輯與開關(guān)，邏輯門電路與觸發(fā)器，二進(jìn)制加法器等)以及存儲器、微處理器的形式、組織及發(fā)展闡述了編碼的實現(xiàn)。此外，本書還涉及到計算機(jī)系統(tǒng)、操作系統(tǒng)、編程語言等的產(chǎn)生及發(fā)展，甚至對計算機(jī)圖形化的相關(guān)技術(shù)也給了一個全面的描述。

    標(biāo)簽： Petzolel Charles 編碼 計算機(jī)原理

    上傳時間： 2016-05-17

    上傳用戶：wfl_yy

  • 本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算

    本程序完成帶進(jìn)位輸入輸出的四位二進(jìn)制加法運(yùn)算，編程思想采用真值表轉(zhuǎn)換成布爾方程式，利用循環(huán)語句將一位全加器編為四位加法器。

    標(biāo)簽： 程序 二進(jìn)制 加法 進(jìn)位

    上傳時間： 2014-01-16

    上傳用戶：日光微瀾

  • 此程序用VHDL語言編寫

    此程序用VHDL語言編寫，在四位加法器基礎(chǔ)上完成8位二進(jìn)制加法，輸出是BCD碼

    標(biāo)簽： VHDL 程序 語言 編寫

    上傳時間： 2014-11-03

    上傳用戶：努力努力再努力

  • 此程序采用VHDL語言

    此程序采用VHDL語言，完成在16位十六進(jìn)制加法器的基礎(chǔ)上將輸出進(jìn)行BCD碼轉(zhuǎn)換，實現(xiàn)輸出是BCD碼的16位二進(jìn)制加法器

    標(biāo)簽： VHDL 程序 語言

    上傳時間： 2016-06-18

    上傳用戶：小鵬

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