本文分析了數字音頻處理技術中數字濾波器的各種傳統實現算法,尤其是研究了FIR數字濾波器的實現算法,在分析了數字濾波器的傳統算法的基礎上,針對家用和便攜式音頻處理系統,提供一種基于FPGA的音頻處理器的實現方案,以適應便攜式和家用設備對處理器體積和功耗小的發展要求.該方案對實現N階FIR數字濾波器的傳統算法進行了改良,將濾波器的系數用浮點數表示法來表示,使得原本至少需要一個乘法器和一個加法器來實現濾波功能,現在僅需要若干次加法和移位運算就可以實現,很大程度降低了設計的復雜度和系統功耗,也減少了芯片的面積.同時采用硬件描述語言VHDL實現了音頻處理器各個模塊的設計.
上傳時間： 2013-06-02
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DFT(Discrete Fourier Transformation)是數字信號分析與處理如圖形、語音及圖像等領域的重要變換工具,直接計算DFT的計算量與變換區間長度N的平方成正比.當N較大時,因計算量太大,直接用DFT算法進行譜分析和喜好的實時處理是不切實際的.快速傅里葉變換(Fast Fourier Transformation,簡稱FFT)使DFT運算效率提高1~2個數量級.本文的目的就是研究如何應用FPGA這種大規模可編程邏輯器件實現FFT的算法.本設計主要采用先進的基-4DIT算法研制一個具有實用價值的FFT實時硬件處理器.在FFT實時硬件處理器的設計實現過程中,利用遞歸結構以及成組浮點制運算方式,解決了蝶形計算、數據傳輸和存儲操作協調一致問題.合理地解決了位增長問題.同時,采用并行高密度乘法器和流水線(pipeline)工作方式,并將雙端口RAM、只讀ROM全部內置在FPGA芯片內部,使整個系統的數據交換和處理速度得以很大提高,實際合理地解決了資源和速度之間相互制約的問題.本設計采用Verilog HDL硬件描述語言進行設計,由于在設計中采用Xilinx公司提供的稱為Core的IP功能塊極大地提高了設計效率.
上傳時間： 2013-06-20
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在很多高精度計算場合需要采用浮點運算。過去用門電路進行各種運算通常為定點運算，但其計算精度有限。隨著現場可編程門陣（FPGA）的迅速發展，可以采用FPGA實現浮點運算。 本文首先介紹定點數和浮點數的格式，完成基于FPGA的幾種常用浮點運算器的VHDL設計，包括浮點數與定點數之間的相互轉換，浮點加法器、減法器、乘法器以及除法器。在這些浮點運算單元電路中采用多級流水線技術，并在某些方面優化算法，提高了運算器的性能。在此基礎上討論浮點運算器的應用，通過調用自主開發的浮點乘、加模塊設計浮點FIR濾波器，并將其應用于正交中頻采樣，結果表明浮點運算的正交中頻采樣可以得到更高的鏡頻抑制比。最后應用浮點運算模塊設計浮點FFT處理器，在FPGA中實現高精度的FFT處理。
上傳時間： 2013-05-20
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采用現場可編程門陣列(FPGA)可以快速實現數字電路，但是用于生成FPGA編程的比特流文件的CAD工具在編制大規模電路時常常需要數小時的時間，以至于許多設計者甚至通過在給定FPGA上采用更多的資源，或者以犧牲電路速度為代價來提高編制速度。電路編制過程中大部分時間花費在布線階段，因此有效的布線算法能極大地減少布線時間。 許多布線算法已經被開發并獲得應用，其中布爾可滿足性(SAT)布線算法及幾何查找布線算法是當前最為流行的兩種。然而它們各有缺點：基于SAT的布線算法在可擴展性上有很大缺陷；幾何查找布線算法雖然具有廣泛的拆線重布線能力，但當實際問題具有嚴格的布線約束條件時，它在布線方案的收斂方面存在很大困難。基于此，本文致力于探索一種能有效解決以上問題的新型算法，具體研究工作和結果可歸納如下。 1、在全面調查FPGA結構的最新研究動態的基礎上，確定了一種FPGA布線結構模型，即一個基于SRAM的對稱陣列(島狀)FPGA結構作為研究對象，該模型僅需3個適合的參數即能表示布線結構。為使所有布線算法可在相同平臺上運行，選擇了美國北卡羅來納州微電子中心的20個大規模電路作為基準，并在布線前采用VPR399對每個電路都生成30個布局，從而使所有的布線算法都能夠直接在這些預制電路上運行。 2、詳細研究了四種幾何查找布線算法，即一種基本迷宮布線算法Lee，一種基于協商的性能驅動的布線算法PathFinder，一種快速的時延驅動的布線算法VPR430和一種協商A
上傳時間： 2013-05-18
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針對高速數字信號處理的要求,提出用FPGA 實現基- 4FFT 算法,并對其整體結構、蝶形單\\\\\\\\r\\\\\\\\n元進行了分析. 采用蝶算單元輸入并行結構和同址運算,能同時提供蝶形運算所需的4 個操作\\\\\\\\r\\\\\\\\n數,具有最大的數據并行性,能提高處理速度 按照旋轉因子存放規則,蝶形運算所需的3 個旋轉\\\\\\\\r\\\\\\\\n因子地址相同,且尋址方式簡單 輸出采取與輸入相似的存儲器 運算單元同時采用3 個乘法的\\\\\\\\r\\\\\\\\n復數運算算法來
上傳時間： 2013-08-08
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影響數字信號處理發展的最主要因素之一就是處理速度。DFT使計算機處理頻域信號成為可能，但當N很大時，直接計算N點DFT的計算量非常大。FFT可使DFT的運算量下降幾個數量級，從而使數字信號處理的速度大大提高。本文介紹了如何利用高性能數字信號處理器實現FFT算法，給出了程序流程圖及關鍵程序源碼。該算法采用基2 FFT算法，參數計算主要采用查表法，計算量小，實時性高。在電網諧波檢測應用中表明，該方法既能有效地檢測出電網諧波，又能滿足實時性要求。
上傳時間： 2013-10-21
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線性卷積和線性相關的FFT算法：一 實驗目的 1：掌握FFT基2時間（或基2頻率）抽選法，理解其提高減少乘法運算次數提高運算速度的原理。 2：掌握FFT圓周卷積實現線性卷積的原理 二 實驗內容及要求 1.對N=2048或4096點的離散時間信號x(n)，試用Matlab語言編程分別以DFT和FFT計算N個頻率樣值X(k), 比較兩者所用時間的大小。 2.對N/2點長的x(n)和N/2點長的h(n)，試用Matlab語言編程實現以圓周卷積代替線性卷積，并比較圓周卷積法和直接計算線性卷積兩者的運算速度。 三預做實驗 1.FFT與DFT計算時間的比較 （1）FFT提高運算速度的原理 （2）實驗數據與結論 2.圓周卷積代替線性卷積的有效性實驗 （1）圓周卷積代替線性卷積的原理 （2）實驗數據和結論 FFT提高運算速度的原理 FFT算法將長序列的DFT分解為短序列的DFT。N點的DFT先分解為2個N/2點的DFT，每個N/2點的DFT又分解為N/4點的DFT，等等。最小變換的點數即所謂的“基數”。因此，基數為2的FFT算法的最小變換（或稱蝶型）是2點的DFT。一般地，對N點FFT，對應于N個輸入樣值，有N個頻域樣值與之對應。
上傳時間： 2013-10-26
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電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2014-12-28
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設計了一個基于FPGA的單精度浮點數乘法器.設計中采用改進的帶偏移量的冗余Booth3算法和跳躍式Wallace樹型結構,并提出對Wallace樹產生的2個偽和采用部分相加的方式,提高了乘法器的運算速度;加入對特殊值的處理模塊,完善了乘法器的功能.本設計在Altera DE2開發板上進行了驗證.
上傳時間： 2013-10-09
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無線傳感器網絡的迭代算法
上傳時間： 2013-11-16
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