隨著對IEEE1641標準研究的逐漸深入，信號的構建成為了研究重點。對信號模型進行同步和門控控制，可以影響到TSF（測試信號框架）模型的輸出，從而達到控制信號的目的，使測試需求更加完善以及測試過程更加精確。
上傳時間： 2014-01-01
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文中設計研制了一種新型的基于仿射變換模型的實時圖像跟蹤系統。本跟蹤系統已經通過實踐檢驗，能夠穩定的、準確的、快速的跟蹤目標。并且系統有很大的升級潛力，除了能夠滿足仿射變換跟蹤的要求之外，還能適用于其他的一些算法，構成魯棒性更強的圖像跟蹤系統。實踐證明該跟蹤系統性能優于經典的相關跟蹤系統。
上傳時間： 2013-10-12
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為了提高圖像去噪效果，提出了基于Contourlet域HMT模型的Cycle Spinning去噪方法。首先將待去噪圖像進行循環平移，使用Contourlet域HMT模型對平移后的圖像進行降噪處理，然后將降噪后的圖像進行循環反平移，最后將不同循環平移量下的降噪圖像進行平均處理，以減少去噪后圖像的失真。實驗結果表明，該方法不僅可以提高降噪后圖像峰值信噪比，而且可以提高降噪后圖像的視覺效果。
標簽： Contourlet Spinning Cycle HMT
上傳時間： 2014-12-23
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主要介紹場效應管H參數的模型
上傳時間： 2014-01-09
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本文依據微波電磁場理論概述了微帶鐵氧體器件在毫米波頻率下的工作模式, 探討了毫米波微帶鐵氧體器件的電參數的設計考慮, 對從事毫米波微帶鐵氧體器件的研究, 提供了基本的設計模型, 以期引起進一步的探討。
上傳時間： 2013-10-07
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在理論模型的基礎上探討了電子勢壘的形狀以及勢壘形狀隨外加電壓的變化, 并進行定量計算, 得出隧穿電壓隨雜質摻雜濃度的變化規律。所得結論與硅、鍺p-n 結實驗數據相吻合, 證明了所建立的理論模型在定量 研究p-n 結的隧道擊穿中的合理性與實用性。該理論模型對研究一般材料或器件的隧道擊穿具有重要的借鑒意義。
上傳時間： 2013-10-31
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采用三維泊松方程和二維薛定諤方程自洽求解方法,建立量子點接觸器件（QPC）內的電勢分布和二維電子氣層的電子密度分布的準三維模型及模擬方法,并將模擬結果與傳統的Buttiker鞍型電勢分布進行比較。
上傳時間： 2013-10-18
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
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模擬集成電路的設計與其說是一門技術，還不如說是一門藝術。它比數字集成電路設計需要更嚴格的分析和更豐富的直覺。嚴謹堅實的理論無疑是嚴格分析能力的基石，而設計者的實踐經驗無疑是誕生豐富直覺的源泉。這也正足初學者對學習模擬集成電路設計感到困惑并難以駕馭的根本原因。.美國加州大學洛杉機分校(UCLA)Razavi教授憑借著他在美國多所著名大學執教多年的豐富教學經驗和在世界知名頂級公司(AT&T，Bell Lab，HP)卓著的研究經歷為我們提供了這本優秀的教材。本書自2000午出版以來得到了國內外讀者的好評和青睞，被許多國際知名大學選為教科書。同時，由于原著者在世界知名頂級公司的豐富研究經歷，使本書也非常適合作為CMOS模擬集成電路設計或相關領域的研究人員和工程技術人員的參考書。... 本書介紹模擬CMOS集成電路的分析與設計。從直觀和嚴密的角度闡述了各種模擬電路的基本原理和概念，同時還闡述了在SOC中模擬電路設計遇到的新問題及電路技術的新發展。本書由淺入深，理論與實際結合，提供了大量現代工業中的設計實例。全書共18章。前10章介紹各種基本模塊和運放及其頻率響應和噪聲。第11章至第13章介紹帶隙基準、開關電容電路以及電路的非線性和失配的影響，第14、15章介紹振蕩器和鎖相環。第16章至18章介紹MOS器件的高階效應及其模型、CMOS制造工藝和混合信號電路的版圖與封裝。 1 Introduction to Analog Design 2 Basic MOS Device Physics 3 Single-Stage Amplifiers 4 Differential Amplifiers 5 Passive and Active Current Mirrors 6 Frequency Response of Amplifiers 7 Noise 8 Feedback 9 Operational Amplifiers 10 Stability and Frequency Compensation 11 Bandgap References 12 Introduction to Switched-Capacitor Circuits 13 Nonlinearity and Mismatch 14 Oscillators 15 Phase-Locked Loops 16 Short-Channel Effects and Device Models 17 CMOS Processing Technology 18 Layout and Packaging
上傳時間： 2014-12-23
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雙T網絡
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上傳時間： 2013-10-20
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