開關電源的PCB設計規范.PDF
上傳時間： 2021-12-12
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簡要介紹本文件的目的是，針對潮濕、再流焊和工藝敏感器件，向生產商和用戶提供標準的操作、包裝、運輸及使用方法。所提供的這些方法可避免由于吸收濕氣和暴露在再流焊溫度下造成的封裝損傷，這些損傷會導致合格率和可靠性的降低。一旦正確執行IPC/JEDEC J-STD-033D，這些工藝可以提供從密封時間算起12個月的最短保質期。由IPC和JEDEC開發。一般的IC封裝零件都需要根據MSL標準管控零件暴露於環境濕度的時間，以確保零件不會因為過度吸濕在過回焊爐時發生popcom(爆裂)或delamination(分層)的后果，不同的零件封裝會產生不同的MSL等級，當濕氣進入零件越多，零件因溫度而膨脹剝離的風險就越高，基本上濕度敏感的零件在出廠前都會經過一定時間及溫度的烘烤，然后連同乾燥劑(desiccant)一起加入真空包裝中來達到最低的濕氣入侵可能。本文件的目的是，針對潮濕/再流焊敏感表面貼裝器件，向生產商和用戶提供標準的操作、包裝、運輸及使用方法。所提供的這些方法可避免由于吸收濕氣和暴露在再流焊溫度下造成的封裝損傷，這些損傷會導致合格率和可靠性的降低。一旦正確執行，這些工藝可以提供從密封時間算起12個月的最短保質期。由IPC和JEDEC開發。
標簽： ipc j-std-033d
上傳時間： 2022-06-26
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PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-10-22
上傳用戶：pei5
PCB LAYOUT 術語解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設計之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設計之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：單、雙層板之各層線路；多層板之上、下兩層線路及內層走線皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範圍，不與零件腳相接。10. THERMAL PAD：多層板內NEGATIVE LAYER 上必須零件腳時所使用之PAD，一般稱為散熱孔或導通孔。11. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應相同。12. Moat : 不同信號的 Power& GND plane 之間的分隔線13. Grid : 佈線時的走線格點2. Test Point : ATE 測試點供工廠ICT 測試治具使用ICT 測試點 LAYOUT 注意事項:PCB 的每條TRACE 都要有一個作為測試用之TEST PAD(測試點)，其原則如下：1. 一般測試點大小均為30-35mil，元件分布較密時，測試點最小可至30mil.測試點與元件PAD 的距離最小為40mil。2. 測試點與測試點間的間距最小為50-75mil，一般使用75mil。密度高時可使用50mil,3. 測試點必須均勻分佈於PCB 上，避免測試時造成板面受力不均。4. 多層板必須透過貫穿孔(VIA)將測試點留於錫爐著錫面上(Solder Side)。5. 測試點必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠商分析可測率7. 測試點設置處:Setuppadsstacks
上傳時間： 2013-11-17
上傳用戶：cjf0304
一個很好用的 lcd 時鐘程序 C語言 #include<reg51.h> #include<stdio.h> //定義計時器0 的重裝值 #define RELOAD_HIGH 0x3C #define RELOAD_LOW 0xD2 //定義按鍵彈跳時間 #define DB_VAL //定義設置模式的最大時間間隔 #define TIMEOUT 200 //定義游標位置常數 #define HOME 0 #define HOUR 1 #define MIN 2 #define SEC 3
標簽： include define RELOAD stdio
上傳時間： 2014-12-19
上傳用戶：zukfu
小弟撰寫的類神經pca對圖片的壓縮與解壓縮,對來源圖片training過後,可使用該張圖像的特性(eigenvalue和eigenvetex)來對別張圖解壓縮,非常有趣的方式,再設定threashold時注意時值不要過大,因為這牽涉inverse matrex的計算.
標簽： eigenvalue eigenvetex threashol training
上傳時間： 2015-12-02
上傳用戶：wpwpwlxwlx
針對Pocket PC示範一個計算機視窗，給予使用者一個包含按鍵０至９的簡易數字鍵盤、四個運算元，示範所有輸入方法必要條件。
標簽： Pocket
上傳時間： 2013-12-14
上傳用戶：515414293
Euler函數: m = p1^r1 * p2^r2 * …… * pn^rn ai >= 1 , 1 <= i <= n Euler函數： 定義：phi(m) 表示小于等于m并且與m互質的正整數的個數。 phi(m) = p1^(r1-1)*(p1-1) * p2^(r2-1)*(p2-1) * …… * pn^(rn-1)*(pn-1) = m*(1 - 1/p1)*(1 - 1/p2)*……*(1 - 1/pn) = p1^(r1-1)*p2^(r2-1)* …… * pn^(rn-1)*phi(p1*p2*……*pn) 定理：若(a , m) = 1 則有 a^phi(m) = 1 (mod m) 即a^phi(m) - 1 整出m 在實際代碼中可以用類似素數篩法求出 for (i = 1 i < MAXN i++) phi[i] = i for (i = 2 i < MAXN i++) if (phi[i] == i) { for (j = i j < MAXN j += i) { phi[j] /= i phi[j] *= i - 1 } } 容斥原理：定義phi(p) 為比p小的與p互素的數的個數 設n的素因子有p1, p2, p3, … pk 包含p1, p2…的個數為n/p1, n/p2… 包含p1*p2, p2*p3…的個數為n/(p1*p2)… phi(n) = n - sigm_[i = 1](n/pi) + sigm_[i!=j](n/(pi*pj)) - …… +- n/(p1*p2……pk) = n*(1 - 1/p1)*(1 - 1/p2)*……*(1 - 1/pk)
上傳時間： 2014-01-10
上傳用戶：wkchong
設計高速電路必須考慮高速訊 號所引發的電磁干擾、阻抗匹配及串音等效應，所以訊號完整性 (signal integrity)將是考量設計電路優劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應，才比較可能獲得高品質且可靠的設計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之 各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學習，否則無法全盤了解儀器之功能，因而無法有效發揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規範也必須熟悉，像眼圖分析，探針 效應，抖動(jitter)測量規範及高速串列介面量測規範等實務技術，必須充分 了解研究學習，進而才可設計出優良之教學教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
上傳用戶：jiabin
GB6109.9-1989漆包圓繞組線 第9部分：熱粘合或溶劑粘合直焊性聚氨酯漆包圓銅線
上傳時間： 2013-06-01
上傳用戶：eeworm
