課堂上聽完老師講完DSP2407之后,來一次較系統(tǒng)的總復習,文中列出了DSP2407概述；系統(tǒng)概貌： 系統(tǒng)配置和中斷、存儲器和I/O空間、時鐘和低功耗模式、數(shù)字輸入輸出；片內(nèi)外設： 事件管理器、ADC、SCI、SPI、CAN、WD 系統(tǒng)開發(fā)和基于C語言的軟件設計等章節(jié)的重點和難點。
上傳時間： 2013-10-11
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介紹了無刷直流電機的工作原理和控制方式，并提出了一種基于DSP技術(shù)無刷直流電機控制器設計方案，DSP將CPU、PWM波發(fā)生單元和數(shù)據(jù)采集單元等外設都集成在一片DSP上，提高了系統(tǒng)集成度和抗干擾性，并使得系統(tǒng)的升級更加容易。實驗表明，基于DSP的無刷直流電機控制系統(tǒng)穩(wěn)態(tài)和動態(tài)性能良好，達到了一般伺服系統(tǒng)的性能要求。
上傳時間： 2013-12-24
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在小尺寸DSP上實現(xiàn)2D條形碼解碼
上傳時間： 2014-01-11
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Xilinx UltraScale™ 架構(gòu)針對要求最嚴苛的應用，提供了前所未有的ASIC級的系統(tǒng)級集成和容量。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應用最先進的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同 時還能從單芯片擴展到3D IC。借助Xilinx Vivado®設計套件的分析型協(xié)同優(yōu)化，UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能，同時還能智能地解決先進工藝節(jié)點上的頭號系統(tǒng)性能瓶頸。 這種協(xié)同設計可以在不降低性能的前提下達到實現(xiàn)超過90%的利用率。 UltraScale架構(gòu)的突破包括： • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類似于ASIC的系統(tǒng)時鐘，從而將時鐘歪斜降低達50% • 系統(tǒng)架構(gòu)中有大量并行總線，無需再使用會造成時延的流水線，從而可提高系統(tǒng)速度和容量 • 甚至在要求資源利用率達到90%及以上的系統(tǒng)中，也能消除潛在的時序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構(gòu)建更大型器件，并在工藝技術(shù)方面領先當前行業(yè)標準整整一代 • 能在更低的系統(tǒng)功耗預算范圍內(nèi)顯著提高系統(tǒng)性能，包括多Gb串行收發(fā)器、I/O以及存儲器帶寬 • 顯著增強DSP與包處理性能 賽靈思UltraScale架構(gòu)為超大容量解決方案設計人員開啟了一個全新的領域。
標簽： UltraScale Xilinx 架構(gòu)
上傳時間： 2013-11-17
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可編程邏輯器件（PLD）是嵌入式工業(yè)設計的關鍵元器件。在工業(yè)設計中，PLD已經(jīng)從提供簡單的膠合邏輯發(fā)展到使用FPGA作為協(xié)處理器。該技術(shù)在通信、電機控制、I/O模塊以及圖像處理等應用中支持 I/O 擴展，替代基本的微控制器 （MCU） 或者數(shù)字信號處理器 （DSP）。 隨著系統(tǒng)復雜度的提高，F(xiàn)PGA還能夠集成整個芯片系統(tǒng)（SoC），與分立的 MCU、DSP、ASSP，以及 ASIC解決方案相比，大幅度降低了成本。不論是用作協(xié)處理器還是SoC，Altera FPGA在您的工業(yè)應用中都具有以下優(yōu)點： 1. 設計集成——使用FPGA作為協(xié)處理器或者SoC，在一個器件平臺上集成 IP和軟件堆棧，從而降低成本。 2. 可重新編程能力——在一個公共開發(fā)平臺的一片 FPGA中，使工業(yè)設計能夠適應協(xié)議、IP以及新硬件功能的發(fā)展變化。 3. 性能調(diào)整——通過FPGA中的嵌入式處理器、定制指令和IP模塊，增強性能，滿足系統(tǒng)要求。 4. 過時保護——較長的 FPGA 產(chǎn)品生命周期，通過 FPGA 新系列的器件移植，延長工業(yè)產(chǎn)品的生命周期，保護硬件不會過時。 5. 熟悉的工具——使用熟悉的、功能強大的集成工具，簡化設計和軟件開發(fā)、IP集成以及調(diào)試。
上傳時間： 2014-12-28
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賽靈思spartan6系列FPGA片內(nèi)資源設計指導
上傳時間： 2013-10-28
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提出一種基于FPGA的實時視頻信號處理平臺的設計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。
上傳時間： 2013-11-10
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本白皮書介紹 Stratix V FPGA 是怎樣幫助用戶提高帶寬同時保持其成本和功耗預算不變。在工藝方法基礎上，Altera 利用 FPGA 創(chuàng)新技術(shù)超越了摩爾定律，滿足更大的帶寬要求，以及成本和功耗預算。Altera Stratix ® V FPGA 通過 28-Gbps 高功效收發(fā)器突破了帶寬限制，支持用戶使用嵌入式 HardCopy ®模塊將更多的設計集成到單片F(xiàn)PGA中，部分重新配置功能還提高了靈活性。
標簽： Stratix FPGA 28 創(chuàng)新技術(shù)
上傳時間： 2013-10-30
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如何在STM32上得到高精度的ADC
上傳時間： 2013-11-09
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我采用XC4VSX35或XC4VLX25 FPGA來連接DDR2 SODIMM和元件。SODIMM內(nèi)存條選用MT16HTS51264HY-667(4GB)，分立器件選用8片MT47H512M8。設計目標：當客戶使用內(nèi)存條時，8片分立器件不焊接；當使用直接貼片分立內(nèi)存顆粒時，SODIMM內(nèi)存條不安裝。請問專家：1、在設計中，先用Xilinx MIG工具生成DDR2的Core后，管腳約束文件是否還可更改？若能更改，則必須要滿足什么條件下更改？生成的約束文件中，ADDR，data之間是否能調(diào)換？ 2、對DDR2數(shù)據(jù)、地址和控制線路的匹配要注意些什么？通過兩只100歐的電阻分別連接到1.8V和GND進行匹配 和 通過一只49.9歐的電阻連接到0.9V進行匹配，哪種匹配方式更好？ 3、V4中，PCB LayOut時，DDR2線路阻抗單端為50歐，差分為100歐？Hyperlynx仿真時，那些參數(shù)必須要達到那些指標DDR2-667才能正常工作？ 4、 若使用DDR2-667的SODIMM內(nèi)存條，能否降速使用？比如降速到DDR2-400或更低頻率使用？ 5、板卡上有SODIMM的插座，又有8片內(nèi)存顆粒，則物理上兩部分是連在一起的，若實際使用時，只安裝內(nèi)存條或只安裝8片內(nèi)存顆粒，是否會造成信號完成性的影響？若有影響，如何控制？ 6、SODIMM內(nèi)存條(max:4GB)能否和8片分立器件(max:4GB)組合同時使用，構(gòu)成一個(max:8GB)的DDR2單元？若能，則布線阻抗和FPGA的DCI如何控制？地址和控制線的TOP圖應該怎樣？ 7、DDR2和FPGA（VREF pin）的參考電壓0.9V的實際工作電流有多大？工作時候，DDR2芯片是否很燙，一般如何考慮散熱？ 8、由于多層板疊層的問題，可能頂層和中間層的銅箔不一樣后，中間的夾層后度不一樣時，也可能造成阻抗的不同。請教DDR2-667的SODIMM在8層板上的推進疊層？
上傳時間： 2013-10-12
上傳用戶：han_zh
