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研究

  • 直序擴(kuò)頻軟件無線電發(fā)射機(jī)研究

    軟件無線電是無線通信領(lǐng)域繼固定到移動、模擬到數(shù)字之后的第三次革命,是目前乃至未來的無線電領(lǐng)域的技術(shù)發(fā)展方向,它在提高系統(tǒng)靈活性上有無可比擬的優(yōu)勢,是實(shí)現(xiàn)未來無線通信系統(tǒng)的有效手段。擴(kuò)頻通信具有卓越的抗干擾和保密性能。擴(kuò)頻通信相對于傳統(tǒng)的窄帶通信,在頻譜利用率上也有明顯的優(yōu)勢,是未來無線通信系統(tǒng)中的關(guān)鍵技術(shù),直接序列擴(kuò)頻則是其中在民用領(lǐng)域使用最多的一種擴(kuò)頻技術(shù)。FPGA在分布式計(jì)算、并行處理、流水線結(jié)構(gòu)上有獨(dú)特的優(yōu)勢,自然成為設(shè)計(jì)擴(kuò)頻軟件無線電系統(tǒng)的首選技術(shù)之一。 首先介紹了軟件無線電的理論基礎(chǔ),并分析了它的硬件結(jié)構(gòu)和技術(shù)關(guān)鍵。軟件無線電的關(guān)鍵思路在于構(gòu)建一個通用的強(qiáng)大的硬件平臺,這也正是本課題的主要工作之一。而后,重點(diǎn)介紹了直序擴(kuò)頻的理論基礎(chǔ)。對于發(fā)射機(jī),其中最關(guān)鍵的是尋找一種相關(guān)特性卓越的偽隨機(jī)序列,本課題主要對m序列、OVSF碼和Gold碼進(jìn)行了深入研究。最后,詳述了基于DDFS的數(shù)字調(diào)制技術(shù)和FPGA技術(shù)。 基于以上理論基礎(chǔ)研究,根據(jù)軟件無線電硬件結(jié)構(gòu),開發(fā)了基于Altera公司Cyclone系列FPGA的硬件平臺。該平臺具有210Mbps的高速DAC,并配有串口、USB接口、音頻CODEC輸入輸出通道、以及LVDS擴(kuò)展口和SDRAM,考慮到通用性,設(shè)計(jì)中加入了足以開發(fā)出接收機(jī)的兩路40Mbps的高速ADC。FPGA的代碼開發(fā)也是核心內(nèi)容,本課題編寫了大量相應(yīng)的代碼,包括加擴(kuò)模塊(含偽隨機(jī)序列發(fā)生器)、基于DDFS的數(shù)字調(diào)制模塊以及串口通信模塊、LCD驅(qū)動模塊,SDRAM Controller、ADC驅(qū)動模塊,并編寫了相應(yīng)的測試代碼。整個系統(tǒng)測試通過。關(guān)于硬件平臺設(shè)計(jì)和代碼開發(fā),在本文第三章和第四章詳細(xì)介紹。 總體說來,本課題基于現(xiàn)有的理論發(fā)展,在充分理解相關(guān)理論的前提下,將主要經(jīng)歷集中于具體應(yīng)用的研究與開發(fā),并取得了一定的成果。

    標(biāo)簽: 直序擴(kuò)頻 發(fā)射機(jī) 軟件無線電

    上傳時間: 2013-06-27

    上傳用戶:xauthu

  • 圖像采集與遠(yuǎn)程傳輸系統(tǒng)的研究

    嵌入式圖像采集、處理與傳輸系統(tǒng)具有體積小、穩(wěn)定性高等優(yōu)點(diǎn),在智能交通、電力、通訊、計(jì)算機(jī)視覺等領(lǐng)域應(yīng)用廣泛。隨著DSP技術(shù)的發(fā)展,在DSP上用軟件實(shí)現(xiàn)實(shí)時視頻壓縮成為數(shù)字視頻壓縮標(biāo)準(zhǔn)應(yīng)用的亮點(diǎn),這種應(yīng)用比起專門的壓縮芯片更具有靈活性和升級潛力。 本文主要研究一種基于DSP TMS320VC5402脫機(jī)視頻采集、壓縮編碼和視頻數(shù)據(jù)通信的方法和DSP外圍硬件系統(tǒng)設(shè)計(jì)。 在本設(shè)計(jì)中,圖像采集部分利用SAA7111視頻采集芯片完成視頻信號的精確采集;利用FPGA完成復(fù)雜且高速的邏輯控制及時序設(shè)計(jì),完成DSP外擴(kuò)RAM,F(xiàn)lash等高速硬件電路設(shè)計(jì),同時完成DSP的地址譯碼電路,將采集的數(shù)字視頻信號存儲在DSP外擴(kuò)存儲空間中;用FPGA基于N1OSⅡ來虛擬設(shè)計(jì)了I

    標(biāo)簽: 圖像采集 遠(yuǎn)程傳輸

    上傳時間: 2013-07-02

    上傳用戶:亞亞娟娟123

  • FPGA局部動態(tài)可重配置的研究

    FPGA作為近年來集成電路發(fā)展中最快的分支之一,有關(guān)它的研究和應(yīng)用得到了迅速的發(fā)展。傳統(tǒng)的FPGA采用靜態(tài)配置的方法,所以在它的應(yīng)用生命周期中,它的功能就不能夠再改變,除非重新配置。動態(tài)重配置系統(tǒng)在系統(tǒng)工作的過程中改變FPGA的結(jié)構(gòu),包括全局重配置和局部重配置。其中的局部動態(tài)重配置系統(tǒng)有著ASIC以及靜態(tài)配置FPGA無法比擬的優(yōu)勢。而隨著支持局部位流配置以及動態(tài)配置的商用FPGA的推出,使對局部動態(tài)重配置系統(tǒng)和應(yīng)用的研究有了最基本的硬件支撐條件。而Internet作為無比強(qiáng)大的網(wǎng)絡(luò)已經(jīng)滲入到各種應(yīng)用領(lǐng)域之中。 本文首先提出了一個完整的基于Internet的FPGA局部動態(tài)可重配置系統(tǒng)的方案。然后針對方案的各個組成部分,分別進(jìn)行了描述。首先是介紹了FPGA的基本概況,包括它的發(fā)展歷史、結(jié)構(gòu)、應(yīng)用領(lǐng)域、發(fā)展趨勢等。然后介紹了對一個包含局部動態(tài)重配置模塊的FPGA系統(tǒng)的設(shè)計(jì)過程,包括重配置模塊的定義、設(shè)計(jì)的流程、局部位流的產(chǎn)生等。接下來對.FPGA的配置方法以及配置解決方案進(jìn)行描述,包括幾種可選擇的配置模式,其中有一些適用于靜態(tài)配置,另外一些可以用于動態(tài)局部配置,.以及作為一個系統(tǒng)的配置解決方案。最后系統(tǒng)要求從Internet服務(wù)器上下載重配置模塊的位流并且完成對FPGA的配置,根據(jù)這個要求,我們設(shè)計(jì)了相應(yīng)的嵌入式解決方案,包括如何設(shè)計(jì)一個基于VxWorks的嵌入式應(yīng)用軟件實(shí)現(xiàn)FTP功能,并說明如何通過JTAGG或者ICAP接口由嵌入式CPU完成對FPGA的局部配置。

    標(biāo)簽: FPGA 局部 動態(tài)可重配置

    上傳時間: 2013-04-24

    上傳用戶:william345

  • 嵌入式可重構(gòu)數(shù)控系統(tǒng)的研究

    傳統(tǒng)的數(shù)控系統(tǒng)采用的大多是專用的封閉式結(jié)構(gòu),它能提供給用戶的選擇有限,用戶無法對現(xiàn)有數(shù)控設(shè)備的功能進(jìn)行修改以滿足自己的特殊要求;各種廠商提供給用戶的操作方式各不相同,用戶在培訓(xùn)人員、設(shè)備維護(hù)等方面要投入大量的時間和資金。這些問題嚴(yán)重阻礙了CNC制造商、系統(tǒng)集成者和用戶采用快速而有創(chuàng)造性的方法解決當(dāng)今制造環(huán)境中數(shù)控加工和系統(tǒng)集成中的問題。隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的高速發(fā)展,數(shù)控技術(shù)正朝向柔性化、智能化和網(wǎng)絡(luò)化的方向發(fā)展。針對數(shù)控系統(tǒng)已存在的問題和未來發(fā)展的趨勢,本文致力于建立一個適合現(xiàn)場加工特征的開放結(jié)構(gòu)數(shù)控平臺,使系統(tǒng)具備軟硬件可重構(gòu)的柔性特征,同時把監(jiān)控診斷和網(wǎng)絡(luò)模塊融入數(shù)控系統(tǒng)的框架體系之內(nèi),滿足智能化和網(wǎng)絡(luò)化的要求。 本文在深入研究嵌入式系統(tǒng)技術(shù)的基礎(chǔ)上,引入可重構(gòu)的設(shè)計(jì)方法,選擇具體的硬件平臺和軟件平臺進(jìn)行嵌入式可重構(gòu)數(shù)控系統(tǒng)平臺的研發(fā)。硬件結(jié)構(gòu)以MOTOROLA的高性能32位嵌入式處理器MC68F375和ALTERA的現(xiàn)場可編程門陣列(FPGA)芯片為核心,配以系統(tǒng)所需的外圍模塊;軟件系統(tǒng)以性能卓越的VxWorks嵌入式實(shí)時操作系統(tǒng)為核心,開發(fā)所需要的應(yīng)用軟件,將VxWorks嵌入式實(shí)時操作系統(tǒng)擴(kuò)展為一個完整、實(shí)用的嵌入式數(shù)控系統(tǒng)。該系統(tǒng)不僅具有可靠性高、穩(wěn)定性好、功能強(qiáng)的優(yōu)點(diǎn),而且具有良好的可移植性和軟硬件可裁減性,便于根據(jù)實(shí)際需求進(jìn)行功能的擴(kuò)展和重構(gòu)。 本論文的主要研究工作如下: (1)深入研究了以高性能微處理器MC68F375為核心的主控制板的硬件電路設(shè)計(jì),以及存儲、采集、通訊和網(wǎng)絡(luò)等模塊的設(shè)計(jì)。 (2)深入研究了基于FPGA的串行配置方法和可重構(gòu)設(shè)計(jì)方法,設(shè)計(jì)出基于FPGA的電機(jī)運(yùn)動控制、機(jī)床IO控制、鍵盤陣列和液晶顯示控制等接口模塊電路。 (3)深入研究了VxWorks嵌入式實(shí)時操作系統(tǒng)在硬件平臺上的移植和任務(wù)調(diào)度原理,合理分配控制系統(tǒng)的管理任務(wù),開發(fā)系統(tǒng)的底層驅(qū)動程序和應(yīng)用程序。 最后,本文總結(jié)了系統(tǒng)的開發(fā)工作,并對嵌入式可重構(gòu)數(shù)控系統(tǒng)的進(jìn)一步研究提出了自己的一些想法,以指引后續(xù)研究工作。

    標(biāo)簽: 嵌入式 可重構(gòu) 數(shù)控系統(tǒng)

    上傳時間: 2013-04-24

    上傳用戶:gcs333

  • 交織與解交織的算法研究及FPGA實(shí)現(xiàn)

    本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實(shí)現(xiàn)方法。時間交織器與解交織器的硬件實(shí)現(xiàn)可以有幾種實(shí)現(xiàn)方案,本文對其性能進(jìn)行了分析比較,選擇了一種工程中實(shí)用的設(shè)計(jì)方案進(jìn)行設(shè)計(jì),并將設(shè)計(jì)結(jié)果以FPGA設(shè)計(jì)驗(yàn)證。時間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計(jì)中主要因素,文中采用了單口SRAM實(shí)現(xiàn),減少了對存儲器的使用,利用lC設(shè)計(jì)的優(yōu)化設(shè)計(jì)方法來改善電路的面積。硬件實(shí)現(xiàn)是采用工業(yè)EDA標(biāo)準(zhǔn)Top-to-Down設(shè)計(jì)思想來設(shè)計(jì)時間解交織,使用verilogHDL硬件描述語言來描述解交織器,用Cadence Nc-verilog進(jìn)行仿真,Debussy進(jìn)行debug,在Altera公司的FPGA開發(fā)板上進(jìn)行測試,然后用ASIC實(shí)現(xiàn)。測試結(jié)果證明:時間解交織器的輸出正確,實(shí)現(xiàn)速度較快,占用面積較小。

    標(biāo)簽: FPGA 算法研究

    上傳時間: 2013-04-24

    上傳用戶:梧桐

  • 擴(kuò)頻與解擴(kuò)的關(guān)鍵技術(shù)研究和FPGA實(shí)現(xiàn)

    擴(kuò)頻通信是現(xiàn)代通信系統(tǒng)中的一種重要的通信方式,具有較強(qiáng)的抗干擾、抗多徑性能以及頻譜利用率高、多址通信等諸多優(yōu)點(diǎn),得到了廣泛的應(yīng)用。FPGA以其功能強(qiáng)大,開發(fā)過程投資少、周期短,可反復(fù)修改,保密性能好,開發(fā)工具智能化等特點(diǎn)成為當(dāng)今硬件設(shè)計(jì)的重要方式。本文研究了直接序列擴(kuò)頻系統(tǒng),重點(diǎn)研究了擴(kuò)頻部分和解擴(kuò)部分,對擴(kuò)頻碼的性能、匹配濾波器以及頻差相差的估計(jì)和修正等關(guān)鍵技術(shù)進(jìn)行了詳細(xì)的分析和說明。在此基礎(chǔ)上,運(yùn)用VHDL語言進(jìn)行了FPGA部分的功能實(shí)現(xiàn),給出了一些相關(guān)的仿真及測試結(jié)果。最后對該系統(tǒng)還需進(jìn)一步研究的問題進(jìn)行了簡要的介紹,對調(diào)試過程中的出現(xiàn)的一些問題進(jìn)行了簡單的分析和小結(jié)。

    標(biāo)簽: FPGA 擴(kuò)頻 關(guān)鍵技術(shù)

    上傳時間: 2013-05-26

    上傳用戶:四只眼

  • 連續(xù)相位調(diào)制研究及其解調(diào)算法

    本文主要研究了近年來發(fā)展很快的一種高效的調(diào)制技術(shù)——連續(xù)相位調(diào)制(CPM)。與其它調(diào)制技術(shù)相比,它具有較高的帶寬和功率利用率,這也令它在通信資源日益緊張的今天得到了越來越多的關(guān)注。CPM信號包含大量的信號形式,它們的共同特點(diǎn)是信號包絡(luò)恒定、相位連續(xù),尤其適合于無線通信。 本文首先介紹了CPM信號的一般表達(dá)式及其功率譜密度公式,在此基礎(chǔ)上對CPM信號特性做了分析研究,并對其功率譜密度進(jìn)行了計(jì)算機(jī)仿真,分析得出了CPM信號各調(diào)制參數(shù)的取值對其譜特性的影響;然后對CPM信號的各種解調(diào)方法進(jìn)行了深入研究,對不同方法的解調(diào)性能作了仿真,通過比較分析得出解調(diào)性能、調(diào)制參數(shù)與系統(tǒng)實(shí)現(xiàn)復(fù)雜度之間相互制約的關(guān)系;最后,在前面分析研究的基礎(chǔ)上,完成了一個實(shí)際通信系統(tǒng)中信號檢測算法的。FPGA實(shí)現(xiàn)。

    標(biāo)簽: 相位調(diào)制 解調(diào)算法

    上傳時間: 2013-05-29

    上傳用戶:baiom

  • 無線通信系統(tǒng)的FPGA設(shè)計(jì)和研究

    在數(shù)字化、信息化的時代,數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展,數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的專用集成電路(ASIC)。但是ASIC因其設(shè)計(jì)周期長,改版投資大,靈活性差等缺陷制約著它的應(yīng)用范圍。可編程邏輯器件的出現(xiàn)彌補(bǔ)了ASIC的缺陷,使得設(shè)計(jì)的系統(tǒng)變得更加靈活,設(shè)計(jì)的電路體積更加小型化,重量更加輕型化,設(shè)計(jì)的成本更低,系統(tǒng)的功耗也更小了。FPGA是英文Field Programmable Gate Array的縮寫,即現(xiàn)場可編程門陣列,它是在PAL、GAL、EPID等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 本論文撰寫的是用FPGA來實(shí)現(xiàn)無人小飛機(jī)系統(tǒng)中基帶信號的處理過程。整個信號處理過程全部采用VHDL硬件描述語言來設(shè)計(jì),并用Modelsim仿真系統(tǒng)功能進(jìn)行調(diào)試,最后使用了Xilinx 公司可編程的FPGA芯片XC2S100完成,滿足系統(tǒng)設(shè)計(jì)的要求。 本文首先研究和討論了無線通信系統(tǒng)中基帶信號處理的總體結(jié)構(gòu),接著詳細(xì)闡述了各個模塊的設(shè)計(jì)原理和方法,以及FPGA結(jié)果分析,最后就關(guān)鍵技術(shù)和難點(diǎn)作了詳細(xì)的分析和研究。本文的最大特色是整個系統(tǒng)全部采用FPGA的方法來設(shè)計(jì)實(shí)現(xiàn),修改靈活,體積小,功耗小。本系統(tǒng)的設(shè)計(jì)包括了數(shù)字鎖相環(huán)、糾錯編解碼、碼組交織、擾碼加入、巴克碼插入、幀同步識別、DPSK調(diào)制解調(diào)及選擇了整體的時序,所有的組成部分都經(jīng)過了反復(fù)地修改和調(diào)試,取得了良好的數(shù)據(jù)處理效果,其關(guān)鍵之處與難點(diǎn)都得到了妥善地解決。本文分別在發(fā)射部分(編碼加調(diào)制)和接收部分(解調(diào)加解碼)相獨(dú)立和相聯(lián)系的情況下,獲得了仿真與實(shí)測結(jié)果。

    標(biāo)簽: FPGA 無線通信系統(tǒng)

    上傳時間: 2013-07-05

    上傳用戶:acon

  • FPGA在硬盤加密卡中的應(yīng)用與研究

    隨著我國信息化發(fā)展進(jìn)程加快,信息化覆蓋面擴(kuò)大,信息安全問題也就隨之增多,其影響和后果也更加廣泛和嚴(yán)重。同時,信息安全及其對經(jīng)濟(jì)發(fā)展、國家安全和社會穩(wěn)定的重大影響,正日益突出地顯現(xiàn)出來,受到越來越多的關(guān)注。在和平年代,通過對信息載體進(jìn)行大規(guī)模的物理破壞,從而達(dá)到危害信息安全的目的,在一定程度上是行不通的。然而,在信息安全的角力上,破壞者從來都沒有放棄過,他們把目標(biāo)對準(zhǔn)了信息載體中的數(shù)據(jù),由于數(shù)據(jù)的易失性,計(jì)算機(jī)數(shù)據(jù)成為信息安全中的最大隱患,同時也是破壞信息安全的一個突破口。 本文提出研制硬盤加密卡的主要目的是為了防止對計(jì)算機(jī)數(shù)據(jù)的竊取,保護(hù)硬盤中的數(shù)據(jù)。破壞者在得到硬盤后,也不能夠得到硬盤中的數(shù)據(jù),從而達(dá)到保護(hù)信息安全的目的。加密卡提供兩個符合ATA-6標(biāo)準(zhǔn)的接口,串接在主板IDE接口和硬盤之間。存儲在硬盤上的數(shù)據(jù),是經(jīng)過加密以后的加密數(shù)據(jù);從硬盤上讀出的數(shù)據(jù),必須經(jīng)過該卡的解密才可被正常使用,否則只是一堆亂碼。加密卡采用FPGA技術(shù)實(shí)現(xiàn)IDE接口和加密算法,以減小加解密帶來的速度上的影響。 論文的工作重點(diǎn)主要有以下幾個方面的內(nèi)容:FPGA及VHDL語言的研究,ATA協(xié)議標(biāo)準(zhǔn)研究及IDE接口的FPGA實(shí)現(xiàn)。論文對ATA協(xié)議做了細(xì)致的研究,分析了硬盤接口的工作機(jī)制以及主機(jī)與硬盤之間的通信協(xié)議,并在此基礎(chǔ)上,重點(diǎn)研究了用FPGA的編程功能來實(shí)現(xiàn)一個計(jì)算機(jī)硬件底層接口協(xié)議的方法,詳細(xì)介紹了芯片的內(nèi)部框圖及FPGA的軟件流程圖,提出了在實(shí)現(xiàn)過程中應(yīng)注意的要點(diǎn),最終用FPGA構(gòu)建了一個雙向IDE硬盤通道,實(shí)現(xiàn)了兩套符合ATA-6規(guī)范的IDE接口。

    標(biāo)簽: FPGA 硬盤 加密卡 中的應(yīng)用

    上傳時間: 2013-08-02

    上傳用戶:Ants

  • FPGA裝箱和劃分算法研究

    隨著集成電路的設(shè)計(jì)規(guī)模越來越大,F(xiàn)PGA為了滿足這種設(shè)計(jì)需求,其規(guī)模也越做越大,傳統(tǒng)平面結(jié)構(gòu)的FPGA無法滿足實(shí)際設(shè)計(jì)需求。首先是硬件設(shè)計(jì)上的很難控制,其次就是計(jì)算機(jī)軟件面臨很大挑戰(zhàn),所有復(fù)雜問題全部集中到布局布線(P&R)這一步,而實(shí)際軟件處理過程中,P&R所占的時間比例是相當(dāng)大的。為了緩解這種軟件和硬件的設(shè)計(jì)壓力,多層次化結(jié)構(gòu)的FPGA得以采用。所謂層次化就是可配置邏輯單元內(nèi)部包含多個邏輯單元(相對于傳統(tǒng)的單一邏輯單元),并且內(nèi)部的邏輯單元之間共享連線資源,這種結(jié)構(gòu)有利于減少芯片面積和提高布通率。與此同時,F(xiàn)PGA的EDA設(shè)計(jì)流程也多了一步,那就是在工藝映射和布局之間增加了基本邏輯單元的裝箱步驟,該步驟既可以認(rèn)為是工藝映射的后處理,也可認(rèn)為是布局和布線模塊的預(yù)處理,這一步不僅需要考慮打包,還要考慮布線資源的問題。裝箱作為連接軟件前端和后端之間的橋梁,該步驟對FPGA的性能影響是相當(dāng)大的。 本文通過研究和分析影響芯片步通率的各種因素,提出新的FPGA裝箱算法,可以同時減少裝箱后可配置邏輯單元(CLB)外部的線網(wǎng)數(shù)和外部使用的引腳數(shù),從而達(dá)到減少布線所需的通道數(shù)。該算法和以前的算法相比較,無論從面積,還是通道數(shù)方面都有一定的改進(jìn)。算法的時間復(fù)雜度仍然是線性的。與此同時本文還對FPGA的可配置邏輯單元內(nèi)部連線資源做了分析,如何設(shè)計(jì)可配置邏輯單元內(nèi)部的連線資源來達(dá)到即減少面積又保證芯片的步通率,同時還可以提高運(yùn)行速度。 另外,本文還提出將電路分解成為多塊,分別下載到各個芯片的解決方案。以解決FPGA由于容量限制,而無法實(shí)現(xiàn)某些特定電路原型驗(yàn)證。該算法綜合考慮影響多塊芯片性能的各個因數(shù),采用較好的目標(biāo)函數(shù)來達(dá)到較優(yōu)結(jié)果。

    標(biāo)簽: FPGA 劃分算法

    上傳時間: 2013-04-24

    上傳用戶:zhaoq123

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