Altera的FPGA，設(shè)計(jì)的硬件除法器
標(biāo)簽： Altera FPGA 硬件 除法器
上傳時(shí)間： 2013-08-09
上傳用戶：壞天使kk
通過用硬件描述語言（VHDL）描述除法器，并進(jìn)行模擬驗(yàn)證，加深對二進(jìn)制數(shù)運(yùn)算方法的理解。 設(shè)計(jì)平臺：MaxPlusII 壓縮文件內(nèi)有詳細(xì)設(shè)計(jì)報(bào)告
標(biāo)簽： VHDL 硬件描述語言 除法器
上傳時(shí)間： 2015-04-08
上傳用戶：13160677563
除法器的設(shè)計(jì)本文所采用的除法原理是：對于八位無符號被除數(shù)A，先對A轉(zhuǎn)換成高八位是0低八位是A的數(shù)C，在時(shí)鐘脈沖的每個(gè)上升沿C 向左移動一位，最后一位補(bǔ)零，同時(shí)判斷C的高八位是否大于除數(shù)B，如是則C的高八位減去B，同時(shí)進(jìn)行移位操作，將C的第二位置1。否則，繼續(xù)移位操作。經(jīng)過八個(gè)周期后，所得到的C的高八位為余數(shù)，第八位為商。從圖(1)可清楚地看出此除法器的工作原理。此除法器主要包括比較器、減法器、移位器、控制器等模塊。
標(biāo)簽： 除法器 除法 符號
上傳時(shí)間： 2014-11-23
上傳用戶：皇族傳媒
一個(gè)用vhdl硬件描述語言實(shí)現(xiàn)的一個(gè)比較簡單的除法器
標(biāo)簽： vhdl 硬件描述語言 比較 除法器
上傳時(shí)間： 2017-06-12
上傳用戶：waitingfy
上傳時(shí)間： 2017-07-20
上傳用戶：redmoons
基于Altera的FPGA設(shè)計(jì)的硬件除法器，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
標(biāo)簽： fpga 硬件除法器
上傳時(shí)間： 2022-05-20
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一個(gè)用VHDL語言編寫的除法器程序，對從事硬件開發(fā)的同志有幫助的。
標(biāo)簽： VHDL 語言 編寫 程序
上傳時(shí)間： 2015-12-09
上傳用戶：gmh1314
經(jīng)過精心設(shè)計(jì)的除法器的代碼，并在FPGA硬件平臺實(shí)現(xiàn)和驗(yàn)證過的
標(biāo)簽： 除法器 代碼
上傳時(shí)間： 2014-11-24
上傳用戶：sk5201314
用vhdl實(shí)現(xiàn)的除法器
標(biāo)簽： vhdl 除法器
上傳時(shí)間： 2013-08-28
上傳用戶：wd450412225
四位除法器的VHDL源程序
標(biāo)簽： VHDL 除法器 源程序
上傳時(shí)間： 2015-03-02
上傳用戶：yuanyuan123
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