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硬盤分區(qū)

  • 利用Verilog_HDL實現基于FPGA的分頻方法

    利用Verilog_HDL實現基于FPGA的分頻方法

    標簽： Verilog_HDL FPGA 分頻

    上傳時間： 2013-11-20

    上傳用戶：atdawn

  • Verilog_實現任意占空比、任意分頻的方法

    Verilog_實現任意占空比、任意分頻的方法

    標簽： Verilog 分頻

    上傳時間： 2013-11-20

    上傳用戶：ccxzzhm

  • 簡單分頻時序邏輯分頻電路設計

    簡單分頻時序邏輯電路設計分頻電路，有圖，有代碼

    標簽： 分頻 時序邏輯 電路設計

    上傳時間： 2014-01-21

    上傳用戶：924484786

  • 用VerilogHDL實現基于FPGA的通用分頻器的設計

    用VerilogHDL實現基于FPGA的通用分頻器的設計

    標簽： VerilogHDL FPGA 分頻器

    上傳時間： 2015-01-02

    上傳用戶：oooool

  • 基于FPGA的小數分頻實現方法

    基于FPGA的小數分頻實現方法

    標簽： FPGA 小數分頻 實現方法

    上傳時間： 2013-11-05

    上傳用戶：feifei0302

  • 差分線對的PCB設計要點

      信號完整性是高速數字系統中要解決的一個首要問題之一，如何在高速PCB 設計過程中充分考慮信號完整性因素,并采取有效的控制措施,已經成為當今系統設計能否成功的關鍵。在這方面，差分線對具有很多優勢，比如更高的比特率 ,更低的功耗 ,更好的噪聲性能和更穩定的可靠性等。目前，差分線對在高速數字電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分線對設計。介紹了差分線對在PCB 設計中的一些要點，并給出具體設計方案。

    標簽： PCB 差分線

    上傳時間： 2013-10-26

    上傳用戶：lps11188

  • 差分信號PCB布局布線誤區

     誤區一：認為差分信號不需要地平面作為回流路徑，或者認為差分走線彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。雖然差分電路對于類似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路。

    標簽： PCB 差分信號 布局布線

    上傳時間： 2013-10-25

    上傳用戶：zhaiyanzhong

  • 差分阻抗

    當你認為你已經掌握了PCB 走線的特征阻抗Z0，緊接著一份數據手冊告訴你去設計一個特定的差分阻抗。令事情變得更困難的是，它說：“……因為兩根走線之間的耦合可以降低有效阻抗，使用50Ω的設計規則來得到一個大約80Ω的差分阻抗！”這的確讓人感到困惑！這篇文章向你展示什么是差分阻抗。除此之外，還討論了為什么是這樣，并且向你展示如何正確地計算它。 單線：圖1(a)演示了一個典型的單根走線。其特征阻抗是Z0，其上流經的電流為i。沿線任意一點的電壓為V=Z0*i（ 根據歐姆定律）。一般情況，線對：圖1(b)演示了一對走線。線1 具有特征阻抗Z11，與上文中Z0 一致，電流i1。線2具有類似的定義。當我們將線2 向線1 靠近時，線2 上的電流開始以比例常數k 耦合到線1 上。類似地，線1 的電流i1 開始以同樣的比例常數耦合到線2 上。每根走線上任意一點的電壓，還是根據歐姆定律，

    標簽： 差分阻抗

    上傳時間： 2013-11-10

    上傳用戶：KSLYZ

  • 晶體管手冊（共分17類大集合）

    晶體管手冊（共分17類大集合） 所有晶體管的詳細參數 包括三極管，二極管，mos管等等

    標簽： 晶體管手冊 分

    上傳時間： 2013-12-09

    上傳用戶：BIBI

  • E型熱電偶分度表

    E型熱電偶分度表

    標簽： E型 熱電偶 分度表

    上傳時間： 2013-10-12

    上傳用戶：alibabamama

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