隨著圖像分辨率的越來越高，軟件實現的圖像處理無法滿足實時性的需求；同時FPGA等可編程器件的快速發展使得硬件實現圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內外的一個熱門領域。 本文在FPGA平臺上，用Verilog HDL實現了一個研究圖像處理算法的可重復配置的硬件模塊架構，架構包括PC機預處理和通信軟件，控制模塊，計算單元，存儲器模塊和通信適配模塊五個部分。其中的計算模塊負責具體算法的實現，根據不同的圖像處理算法可以獨立實現。架構為計算模塊實現了一個可添加、移出接口，不同的算法設計只要符合該接口就可以方便的加入到模塊架構中來進行調試和運行。 在硬件架構的基礎上本文實現了排序濾波，中值濾波，卷積運算及高斯濾波，形態學算子運算等經典的圖像處理算法。討論了FPGA的圖像處理算法的設計方法及優化策略，通過性能分析，FPGA實現圖像處理在時間上比軟件處理有了很大的提高；通過結果的比較，發現FPGA的處理結果達到了軟件處理幾乎同等的效果水平。最后本文在實現較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進，提高了算法的可用性，同時為進一步的研究提供了更加便利的平臺。 整個設計都是在ISE8.2和ModelSim第三方仿真軟件環境下開發的，在xilinx的Spartan-3E XC3S500E硬件平臺上實現。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結合使用。 本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實現FPGA為核心處理芯片的實時圖像處理系統有著積極的作用。
上傳時間： 2013-05-30
上傳用戶：水瓶kmoon5
在3G移動通信網絡建設中，如何實現密集城區的無線網絡覆蓋是目前基站的發展方向。目前網絡覆蓋理念的核心思想就把傳統宏基站的基帶處理和射頻部分分離，分成基帶處理單元和射頻拉遠單元兩個設備，這樣既節省空間、降低設置成本，又提高了組網效率。本文研究的數字收發機用于WCDMA基站系統的射頻拉遠單元中，實現移動通信網中射頻信號的傳輸工作。 數字收發機主要由射頻處理部分、模數/數模轉換部分、數字上下變頻處理部分、接口轉換以及數字光模塊組成。本文研究的重點是數字上下變頻處理部分。設計采用軟件無線電的架構和FPGA技術，所設計的數字上下變頻部分可以在不修改硬件電路的基礎上只需修改軟件部分的參數則可實現多種頻率的變頻處理，極大地降低了開發成本，且縮短了開發周期。 根據系統設計的設計要求，以及現有芯片使用情況比較，本文選用Altera公司的：FPGA芯片，應用公司提供的Dspbuilder作為系統級的開發工具，應用Quartus Ⅱ作為綜合、布局布線工具實現數字上下變頻處理部分設計。 本文的主要研究工作包括以下幾個部分： (1)對數字收發機的整體結構進行分析研究，確定數字收發機的實現結構和各個部分的功能； (2)通過對數字上下變頻的相關理論的研究，分析出數字上下變頻的結構、實現方法及性能； (3)通過對數控振蕩器、CIC濾波器、FIR濾波器進行理論研究、內部實現結構以及性能分析，得出具體的參數和仿真實現結構； (4)使用FPGA中的IP核技術來實現數字上下變頻，利用Matlab中Dspbuilder提供的IP核分別進行NCO、CIC、FIR的仿真工作；并得出數字上下變頻的總體仿真實現結果； (5)對高速收發通道進行了研究和設計，根據系統的要求給出了數據幀結構，并采用Altera的第三代FPGA產品Stratix Ⅱ GX系列芯片實現了數字收發機的信號的串并/并串的接口轉換。為后續繼續研究工作奠定基礎。
上傳時間： 2013-06-21
上傳用戶：zhuo0008
數據采集系統是信號與信息處理系統中不可缺少的重要組成部分，同時也是軟件無線電系統中的核心模塊，在現代雷達系統以及無線基站系統中的應用越來越廣泛。為了能夠滿足目前對軟件無線電接收機自適應性及靈活性的要求，并充分體現在高性能FPGA平臺上設計SOC系統的思路，本文提出了由高速高精度A/D轉換芯片、高性能FPGA、PCI總線接口、DB25并行接口組成的高速數據采集系統設計方案及實現方法。其中FPGA作為本系統的控制核心和傳輸橋梁，發揮了極其重要的作用。通過FPGA不僅完成了系統中全部數字電路部分的設計，并且使系統具有了較高的可適應性、可擴展性和可調試性。 在時序數字邏輯設計上，充分利用FPGA中豐富的時序資源，如鎖相環PLL、觸發器，緩沖器FIFO、計數器等，能夠方便的完成對系統輸入輸出時鐘的精確控制以及根據系統需要對各處時序延時進行修正。 在存儲器設計上，采用FPGA片內存儲器。可根據系統需要隨時進行設置，并且能夠方便的完成數據格式的合并、拆分以及數據傳輸率的調整。 在傳輸接口設計上，采用并行接口和PCI總線接口的兩種數據傳輸模式。通過FPGA中的宏功能模塊和IP資源實現了對這兩種接口的邏輯控制，可使系統方便的在兩種傳輸模式下進行切換。 在系統工作過程控制上，通過VB程序編寫了應用于PC端的上層控制軟件。并通過并行接口實現了PC和FPGA之間的交互，從而能夠方便的在PC機上完成對系統工作過程的控制和工作模式的選擇。 在系統調試方面，充分利用QuartuslI軟件中自帶的嵌入式邏輯分析儀SignalTaplI，實時準確的驗證了在系統整個傳輸過程中數據的正確性和時序性，并極大的降低了用常規儀器觀測FPGA中眾多待測引腳的難度。 本文第四章針對FPGA中各功能模塊的邏輯設計進行了詳細分析，并對每個模塊都給出了精確的仿真結果。同時，文中還在其它章節詳細介紹了系統的硬件電路設計、并行接口設計、PCI接口設計、PC端控制軟件設計以及用于調試過程中的SignalTapⅡ嵌入式邏輯分析儀的使用方法，并且也對系統的仿真結果和測試結果給出了分析及討論。最后還附上了系統的PCB版圖、FPGA邏輯設計圖、實物圖及注釋詳細的相關源程序清單。
上傳時間： 2013-06-09
上傳用戶：lh25584
軟件無線電(SDR，Software Defined Radio)由于具備傳統無線電技術無可比擬的優越性，已成為業界公認的現代無線電通信技術的發展方向。理想的軟件無線電系統強調體系結構的開放性和可編程性，減少靈活性著的硬件電路，把數字化處理(ADC和DAC)盡可能靠近天線，通過軟件的更新改變硬件的配置、結構和功能。目前，直接對射頻(RF)進行采樣的技術尚未實現普及的產品化，而用數字變頻器在中頻進行數字化是普遍采用的方法，其主要思想是，數字混頻器用離散化的單頻本振信號與輸入采樣信號在乘法器中相乘，再經插值或抽取濾波，其結果是，輸入信號頻譜搬移到所需頻帶，數據速率也相應改變，以供后續模塊做進一步處理。數字變頻器在發射設備和接收設備中分別稱為數字上變頻器(DUC，Digital Upper Converter)和數字下變頻器(DDC，Digital Down Converter)，它們是軟件無線電通信設備的關鍵部什。大規模可編程邏輯器件的應用為現代通信系統的設計帶來極大的靈活性。基于FPGA的數字變頻器設計是深受廣大設計人員歡迎的設計手段。本文的重點研究是數字下變頻器(DDC)，然而將它與數字上變頻器(DUC)完全割裂后進行研究顯然是不妥的，因此，本文對數字上變頻器也作適當介紹。 第一章簡要闡述了軟件無線電及數字下變頻的基本概念，介紹了研究背景及所完成的主要研究工作。 第二章介紹了數控振蕩器(NCO)，介紹了兩種實現方法，即基于查找表和基于CORDIC算法的實現。對CORDIc算法作了重點介紹，給出了傳統算法和改進算法，并對基于傳統CORDIC算法的NCO的FPGA實現進行了EDA仿真。 第三章介紹了變速率采樣技術，重點介紹了軟件無線電中廣泛采用的級聯積分梳狀濾波器 (cascaded integratot comb， CIC)和ISOP(Interpolated Second Order Polynomial)補償法，對前者進行了基于Matlab的理論仿真和FPGA實現的EDA仿真，后者只進行了基于Matlab的理論仿真。 第四章介紹了分布式算法和軟件無線電中廣泛采用的半帶(half-band，HB)濾波器，對基于分布式算法的半帶濾波器的FPGA實現進行了EDA仿真，最后簡要介紹了FIR的多相結構。 第五章對數字下變頻器系統進行了噪聲綜合分析，給出了一個噪聲模型。 第六章介紹了數字下變頻器在短波電臺中頻數字化應用中的一個實例，給出了測試結果，重點介紹了下變頻器的：FPGA實現，其對應的VHDL程序收錄在本文最后的附錄中，希望對從事該領域設計的技術人員具有一定參考價值。
上傳時間： 2013-06-09
上傳用戶：szchen2006
在過去的十幾年間，FPGA取得了驚人的發展：集成度已達到1000萬等效門、速度可達到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時鐘的分布質量就變得越來越重要。時鐘延時和時鐘相位偏移已成為影響系統性能的重要因素。現在，解決時鐘延時問題主要使用時鐘延時補償電路。 為了消除FPGA芯片內的時鐘延時，減小時鐘偏差，本文設計了內置于FPGA芯片中的延遲鎖相環，采用一種全數字的電路結構，將傳統DLL中的用模擬方式實現的環路濾波器和壓控延遲鏈改進為數字方式實現的時鐘延遲測量電路，和延時補償調整電路，配合特定的控制邏輯電路，完成時鐘延時補償。在輸入時鐘頻率不變的情況下，只需一次調節過程即可完成輸入輸出時鐘的同步，鎖定時間較短，噪聲不會積累，抗干擾性好。 在Smic0.18um工藝下，設計出的時鐘延時補償電路工作頻率范圍從25MHz到300MHz，最大抖動時間為35ps，鎖定時間為13個輸入時鐘周期。另外，完成了時鐘相移電路的設計，實現可編程相移，為用戶提供與輸入時鐘同頻的相位差為90度，180度，270度的相移時鐘；時鐘占空比調節電路的設計，實現可編程占空比，可以提供占空比為50/50的時鐘信號；時鐘分頻電路的設計，實現頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時鐘。
上傳時間： 2013-07-06
上傳用戶：LouieWu
隨著人們對無線通信需求和質量的要求越來越高，無線通信設備的研發也變得越來越復雜，系統測試在整個設備研發過程中所占的比重也越來越大。為了能夠盡快縮短研發周期，測試人員需要在實驗室模擬出無線信道的各種傳播特性，以便對所設計的系統進行調試與測試。無線信道仿真器是進行無線通信系統硬件調試與測試不可或缺的儀器之一。 本文設計的無線信道仿真器是以Clarke信道模型為參考，采用基于Jakes模型的改進算法，使用Altera公司的StratixⅡ EP2S180模擬實現了頻率選擇性衰落信道。信道仿真器實現了四根天線數據的上行接收，每根天線由八條可分辨路徑，每條可分辨路徑由64個反射體構成，每根天線可分辨路徑和反射體的數目可以獨立配置。通過對每個反射體初始角度和初始相位的設置，并且保證反射體的角度和相位是均勻分布的隨機數，可以使得同一條路徑不同反射體之間的非相關特性，得到的多徑傳播信道是一個離散的廣義平穩非相關散射模型(WSSUS)。無線信道仿真器模擬了上行數據傳輸環境，上行數據由后臺產生后儲存在單板上的SDRAM中。啟動測試之后，上行數據在CPU的控制下通過信道仿真器，然后送達基帶處理板解調，最后測試數據的誤碼率和誤塊率，從而分析基站的上行接收性能。 首先，本文研究了3GPP TS 25.141協議中對通信設備測試的要求和無線信道自身的特點，完成了對無線信道仿真器系統設計方案的吸收和修改。 其次，針對FPGA內部資源結構，研究了信道仿真器FPGA實現過程中的困難和資源的消耗，進行了模塊劃分。主要完成了時延模塊、瑞利衰落模塊、背板接口模塊等的RTL級代碼的開發、仿真、綜合和板上調試；完成了FPGA和后臺軟件的聯合調試；完成了兩天線到四天線的改版工作，使FPGA內部的工作頻率翻了一倍，大幅降低了FPGA資源的消耗。 最后，在完成無線信道仿真器的硬件設計之后，對無線信道仿真器的測試根據3GPP TS 25.141 V6.13.0協議中的要求進行，即在數據誤塊率(BLER)一定的情況下，對不同信道傳播環境和不同傳輸業務下的信噪比(Eb/No)進行測試，單天線和多天線的測試結果符合協議中規定的信噪比(Eb/No)的要求。
上傳時間： 2013-04-24
上傳用戶：小楊高1
隨著各種通信系統數量的日益增多，為了充分地利用有限的頻譜資源，高頻譜利用率的調制技術不斷被應用。偏移正交相移鍵控(OQPSK: Offset QuadraturePhase Shift Keying)是一種恒包絡調制技術，具有較高的頻譜利用率和功率利用率，廣泛應用于衛星通信系統和地面移動通信系統。因此，對于OQPSK全數字解調技術的研究具有一定的理論價值。 本文以軟件無線電和全數字解調的相關理論為指導，成功設計并實現了基于FPGA的OQPSK全數字解調。論文介紹了OQPSK全數字接收解調原理和基于軟件無線電設計思想的全數字接收機的基本結構，詳細闡述了當今OQPSK數字解調中載波頻率同步、載波相位同步、時鐘同步和數據幀同步的一些常用算法，并選擇了相應算法構建了三種系統級的實現方案。通過MATLAB對解調方案的仿真和性能分析，確定了FPGA中的系統實現方案。在此基礎上，本文采用VerilogHDL硬件描述語言在Altera公司的Quartus II開發平臺上設計了同步解調系統中的各個模塊，還對各模塊和整個系統在ModelSim中進行了時序仿真驗證，并對設計中出現的問題進行了修正。最后，經過FPGA調試工具嵌入式邏輯分析儀SignalTapⅡ的硬件實際測試，本文對系統方案進行了最終的改進與調整。 實際測試結果表明，本文的設計最終能夠達到了預期的指標和要求。本課題設計經過時序和資源優化后還可以向ASIC和系統級SOC轉化，以進一步縮小系統體積、降低成本和提高電路的可靠性，因此具有良好的實際應用價值。
上傳時間： 2013-07-14
上傳用戶：aappkkee
數字超聲診斷設備在臨床診斷中應用十分廣泛，研制全數字化的醫療儀器已成為趨勢。盡管很多超聲成像儀器設計制造中使用了數字化技術，但是我們可以說現代VLSI 和EDA 技術在其中并沒有得到充分有效的應用。隨著現代電子信息技術的發展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關的領域都得到了較好的應用，例如數字通信和相控雷達領域。 在研究現代超聲成像原理的基礎上，我們首先介紹了常見的數字超聲成像儀器的基本結構和模塊功能，同時也介紹了現代FPGA 和EDA 技術。隨后我們詳細分析討論了B 超中，全數字化波束合成器的關鍵技術和實現手段。我們設計實現了片內高速異步FIFO 以降低采樣率，仿真結果表明資源使用合理且訪問時間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們設計實現了基于直接數字頻率合成原理的數控振蕩器，能夠給出一對幅值和相位較平衡的正交信號，且在FPGA 片內實現方案簡單廉價。數控振蕩器輸出波形的頻率可動態控制且精度較高，對于隨著超聲在人體組織深度上的穿透衰減，導致回波中心頻率下移的聲學物理現象，可視作將回波接收機的中心頻率同步動態變化進行補償。 還設計實現了B 型數字超聲診斷儀前端發射波束聚焦和掃描控制子系統。在單片FPGA 芯片內部設計實現了聚焦延時、脈寬和重復頻率可動態控制的發射驅動脈沖產生器、線掃控制、探頭激勵控制、功能碼存儲等功能模塊，功能仿真和時序分析結果表明該子系統為設計實現高速度、高精度、高集成度的全數字化超聲診斷設備打下了良好的基礎，將加快其研發和制造進程，為生物醫學電子、醫療設備和超聲診斷等方面帶來新思路。
上傳時間： 2013-05-30
上傳用戶：tonyshao
16位帶有并行預置功能的右移移位寄存器，CLK1是時鐘信號， LOAD是并行數據使能信號，QB是串行輸出端口
上傳時間： 2013-04-24
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·摘要： 介紹了簡易V.23二進制頻移鍵控(2FSK)調制解調器的工作原理、算法分析以及基于可編程器件DSP的軟件設計方法.
上傳時間： 2013-07-22
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