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積分器

x5045有四種功能：分別是上電復(fù)位、看門(mén)狗定時(shí)器、電源電壓監(jiān)控和塊鎖保護(hù)串行eeprom的功能

x5045有四種功能：分別是上電復(fù)位、看門(mén)狗定時(shí)器、電源電壓監(jiān)控和塊鎖保護(hù)串行eeprom的功能，該程序通過(guò)改變控制寄存器的參數(shù)可以實(shí)現(xiàn)看門(mén)狗定時(shí)器監(jiān)視電壓和設(shè)置保護(hù)rom區(qū)，每次復(fù)位后地址計(jì)數(shù)器都是該區(qū)的首地址（個(gè)人觀點(diǎn)），即斷點(diǎn)地址。問(wèn)題：其實(shí)對(duì)該芯片的應(yīng)用還是很模糊

標(biāo)簽： eeprom x5045 分上電復(fù)位

上傳時(shí)間： 2015-11-10

上傳用戶：chens000
介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法

介紹了基于VHDL的可編程分頻器在波形發(fā)生器中的應(yīng)用的方法，利用這一方法，可使波形頻率在大范圍內(nèi)變化。

標(biāo)簽： VHDL 可編程分頻器中的應(yīng)用波形發(fā)生器

上傳時(shí)間： 2014-01-08

上傳用戶：秦莞爾w
本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程

本文介紹了兩種分頻系數(shù)為整數(shù)或半整數(shù)的可控分頻器的設(shè)計(jì)方法。其中之一可以實(shí)現(xiàn)50％的奇數(shù)分頻。利用VHDL語(yǔ)言編程，并用QUARTERS||4.0進(jìn)行仿真，用 FPGA 芯片實(shí)現(xiàn)。關(guān)鍵詞：半整數(shù)，可控分頻器，VHDL, FPGA

標(biāo)簽： VHDL 分頻整數(shù) 系數(shù)

上傳時(shí)間： 2015-11-27

上傳用戶：tyler
本文：采用了FPGA方法來(lái)模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用

本文：采用了FPGA方法來(lái)模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過(guò)硬件描述語(yǔ)言VERILOG在ISE中實(shí)現(xiàn)電路生成，采用MODELSIM、SYNPLIFY工具分別進(jìn)行仿真和綜合。

標(biāo)簽： GPS Position Global System

上傳時(shí)間： 2015-12-01

上傳用戶：李彥東
ARM綜合板子分時(shí)電度器計(jì)算電價(jià)

ARM綜合板子分時(shí)電度器計(jì)算電價(jià)，用電時(shí)數(shù)，分時(shí)用電時(shí)數(shù)，在不同寄存器中存儲(chǔ)。

標(biāo)簽： ARM 分電度電價(jià)

上傳時(shí)間： 2015-12-02

上傳用戶：stella2015
vhdl語(yǔ)言描述分頻器

vhdl語(yǔ)言描述分頻器，實(shí)現(xiàn)2、4、8、16……分頻，經(jīng)過(guò)實(shí)踐

標(biāo)簽： vhdl 語(yǔ)言分頻器

上傳時(shí)間： 2013-12-30

上傳用戶：hongmo
verilog分頻器～時(shí)鐘為50hmz

verilog分頻器～時(shí)鐘為50hmz，波特率采用9600bps～

標(biāo)簽： verilog hmz 50 分頻器

上傳時(shí)間： 2013-12-27

上傳用戶：lwwhust
lucene.net 2.0的中文分詞器

lucene.net 2.0的中文分詞器，采用最大向前匹配算法，附上源代碼和lucene.net.dll，希望這方面有興趣的互相交流一下。

標(biāo)簽： lucene 2.0 net 分

上傳時(shí)間： 2013-12-25

上傳用戶：zhangzhenyu
DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K

DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.

標(biāo)簽： signal_out signal_in DPLL 模

上傳時(shí)間： 2013-12-26

上傳用戶：希醬大魔王
使用verilog編寫(xiě)分頻器

使用verilog編寫(xiě)分頻器，包括奇分頻和偶分頻，可以進(jìn)行任意奇偶分頻

標(biāo)簽： verilog 編寫(xiě) 分頻器

上傳時(shí)間： 2016-01-23

上傳用戶：stvnash