使用verilog編寫分頻器,包括奇分頻和偶分頻,可以進行任意奇偶分頻
資源簡介:使用verilog編寫分頻器,包括奇分頻和偶分頻,可以進行任意奇偶分頻
上傳時間: 2016-01-23
上傳用戶:stvnash
資源簡介:本文使用實例描述了在 FPGA/CPLD 上使用 VHDL 進行分頻器設 計,包括偶數分頻、非 50%占空比和 50%占空比的奇數分頻、半整數 (N+0.5)分頻、小數分頻、分數分頻以及積分分頻。所有實現均可 通過 Synplify Pro 或 FPGA 生產廠商的綜合器進行綜合,形成可...
上傳時間: 2013-12-15
上傳用戶:從此走出陰霾
資源簡介:用verilog編寫適中分頻器 并且還有測試程序
上傳時間: 2013-11-28
上傳用戶:dongqiangqiang
資源簡介:用verilog編寫適中分頻器 并且還有測試程序
上傳時間: 2013-12-17
上傳用戶:evil
資源簡介:用verilog編寫的三分頻器代碼,用modelsim測試沒有問題,有問題請反饋給我
上傳時間: 2017-02-26
上傳用戶:zhangqi
資源簡介:用verilog實現基于FPGA的通用分頻器
上傳時間: 2013-08-30
上傳用戶:xingyuewubian
資源簡介:HT49 MCU的可編程分頻器(PFD)使用指南 本文主要介紹 HT49 單片機可編程分頻器(PFD)的使用及注意事項。
上傳時間: 2013-11-03
上傳用戶:crazyer
資源簡介:用VHDL編寫的8位全加器,數字分頻器等程序
上傳時間: 2013-12-16
上傳用戶:ztj182002
資源簡介:利用VHDL語言編寫的一個16分頻器,另外可以在程序中修改為任意2N的分頻器
上傳時間: 2014-01-18
上傳用戶:erkuizhang
資源簡介:用verilog實現基于FPGA的通用分頻器
上傳時間: 2015-08-20
上傳用戶:songrui
資源簡介:這是用VHDL 語言編寫的參數可以直接設置的2n倍時鐘分頻器,在運用時,不需要閱讀VHDL源代碼,只需要把clk_div2n.vhd加入當前工程便可以直接調用clk_div2n.bsf。
上傳時間: 2015-08-23
上傳用戶:xinyuzhiqiwuwu
資源簡介:一個3分頻器。可進一步改裝成實際需要的分頻器使用
上傳時間: 2014-11-28
上傳用戶:ruixue198909
資源簡介:《分頻器設計》絕對好用的EDA實驗程序!已經通過測試。VHDL語言編寫
上傳時間: 2013-11-29
上傳用戶:star_in_rain
資源簡介:基于FPGA的分頻器設計,已經通過了仿真(VHDL語言編寫)
上傳時間: 2013-12-14
上傳用戶:haoxiyizhong
資源簡介:verilog分頻器~時鐘為50hmz,波特率采用9600bps~
上傳時間: 2013-12-27
上傳用戶:lwwhust
資源簡介:任意整數分頻器的vhdl源程序,放心使用. 無版權問題,歡迎copy.
上傳時間: 2016-01-28
上傳用戶:372825274
資源簡介:基于fpga和sopc的用VHDL語言編寫的EDA數控分頻器
上傳時間: 2014-01-03
上傳用戶:yan2267246
資源簡介:vhdl語言編寫的2分頻器代碼,簡單易懂
上傳時間: 2014-01-08
上傳用戶:lht618
資源簡介:分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL,Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計,但是,對于時鐘要求不太嚴格的設計,通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先...
上傳時間: 2016-06-14
上傳用戶:wpwpwlxwlx
資源簡介:該源碼為VHDL語言編寫的分頻器,在W-4b教學平臺上通過驗證
上傳時間: 2016-09-17
上傳用戶:erkuizhang
資源簡介:用verilog HDL實現的任意 頻率分頻器源代碼,是一個通用的程序
上傳時間: 2014-01-07
上傳用戶:alan-ee
資源簡介:這是我在ISP編程實驗中獨立編寫的一個采用行為描述方式實現的分頻器,通過兩個并行進程對輸入信號CLK進行8分頻,占空比為1:7
上傳時間: 2017-01-19
上傳用戶:xiaohuanhuan
資源簡介:半整數分頻器的實現(verilog),本文以6.5分頻為例!很實用的!
上傳時間: 2014-08-20
上傳用戶:pompey
資源簡介:標簽: verilog 分頻器 N倍奇數分頻器.(verilog) N_odd_divider.v / verilog module N_odd_divider (
上傳時間: 2014-01-12
上傳用戶:nanxia
資源簡介:verilog實現的奇數分頻器 針對任何規模的奇數分頻
上傳時間: 2017-06-19
上傳用戶:GavinNeko
資源簡介:用verilog實現了奇數和偶數不同的分頻器設計
上傳時間: 2016-07-11
上傳用戶:jhjjh
資源簡介:這是用VHDL語言寫的32位分頻器的程序,可直接運行,看結果,歡迎使用。多指正,交流。
上傳時間: 2015-05-11
上傳用戶:chenlong
資源簡介:帶分頻器的bcd計數電路設計,verilog源碼
上傳時間: 2014-01-14
上傳用戶:s363994250
資源簡介:基于VHDL語言描述的一個分頻器,根據端口值,可作為四分頻,八分頻等分頻器使用。
上傳時間: 2013-12-31
上傳用戶:集美慧
資源簡介:分頻器,用于時鐘信號的分頻及倍頻,供專業人事學習研究使用
上傳時間: 2016-09-18
上傳用戶:caiiicc