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  標(biāo)簽： verilog 編寫 分頻器

  上傳時(shí)間： 2016-01-23

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  標(biāo)簽： FPGA CPLD VHDL 分頻器

  上傳時(shí)間： 2013-12-15

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• 用verilog編寫適中分頻器 并且還有測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫適中分頻器 并且還有測(cè)試程序

  標(biāo)簽： verilog 編寫 分頻器 測(cè)試程序

  上傳時(shí)間： 2013-11-28

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• 用verilog編寫適中分頻器 并且還有測(cè)試程序免費(fèi)下載

  資源簡(jiǎn)介：用verilog編寫適中分頻器 并且還有測(cè)試程序

  標(biāo)簽： verilog 編寫 分頻器 測(cè)試程序

  上傳時(shí)間： 2013-12-17

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• verilog設(shè)計(jì)三分頻器代碼免費(fèi)下載

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  標(biāo)簽： verilog 三分頻 代碼

  上傳時(shí)間： 2017-02-26

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• 用verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

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  標(biāo)簽： verilog FPGA 分頻器

  上傳時(shí)間： 2013-08-30

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  標(biāo)簽： MCU PFD HT 49

  上傳時(shí)間： 2013-11-03

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• 用VHDL編寫的8位全加器,數(shù)字分頻器等程序免費(fèi)下載

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  標(biāo)簽： VHDL 8位 編寫 全加器

  上傳時(shí)間： 2013-12-16

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  標(biāo)簽： VHDL 語言 編寫 分頻器

  上傳時(shí)間： 2014-01-18

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• 用verilog實(shí)現(xiàn)基于FPGA的通用分頻器免費(fèi)下載

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  標(biāo)簽： verilog FPGA 分頻器

  上傳時(shí)間： 2015-08-20

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• 這是用VHDL 語言編寫的參數(shù)可以直接設(shè)置的2n倍時(shí)鐘分頻器免費(fèi)下載

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  標(biāo)簽： VHDL 語言 編寫 參數(shù)

  上傳時(shí)間： 2015-08-23

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• 一個(gè)3分頻器。可進(jìn)一步改裝成實(shí)際需要的分頻器使用免費(fèi)下載

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  標(biāo)簽： 分頻器

  上傳時(shí)間： 2014-11-28

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• 《分頻器設(shè)計(jì)》絕對(duì)好用的EDA實(shí)驗(yàn)程序！已經(jīng)通過測(cè)試。VHDL語言編寫免費(fèi)下載

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  標(biāo)簽： VHDL EDA 分頻器 實(shí)驗(yàn)

  上傳時(shí)間： 2013-11-29

  上傳用戶：star_in_rain

• 基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過了仿真(VHDL語言編寫)免費(fèi)下載

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  標(biāo)簽： FPGA VHDL 分頻器 仿真

  上傳時(shí)間： 2013-12-14

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• verilog分頻器～時(shí)鐘為50hmz免費(fèi)下載

  資源簡(jiǎn)介：verilog分頻器～時(shí)鐘為50hmz，波特率采用9600bps～

  標(biāo)簽： verilog hmz 50 分頻器

  上傳時(shí)間： 2013-12-27

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• 任意整數(shù)分頻器的vhdl源程序,放心使用. 無版權(quán)問題,歡迎copy.免費(fèi)下載

  資源簡(jiǎn)介：任意整數(shù)分頻器的vhdl源程序,放心使用. 無版權(quán)問題,歡迎copy.

  標(biāo)簽： vhdl copy 整數(shù) 分頻器

  上傳時(shí)間： 2016-01-28

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• 基于fpga和sopc的用VHDL語言編寫的EDA數(shù)控分頻器免費(fèi)下載

  資源簡(jiǎn)介：基于fpga和sopc的用VHDL語言編寫的EDA數(shù)控分頻器

  標(biāo)簽： fpga VHDL sopc EDA

  上傳時(shí)間： 2014-01-03

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• vhdl語言編寫的2分頻器代碼免費(fèi)下載

  資源簡(jiǎn)介：vhdl語言編寫的2分頻器代碼，簡(jiǎn)單易懂

  標(biāo)簽： vhdl 語言 編寫 分頻器

  上傳時(shí)間： 2014-01-08

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• 分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL免費(fèi)下載

  資源簡(jiǎn)介：分頻器是FPGA設(shè)計(jì)中使用頻率非常高的基本單元之一。盡管目前在大部分設(shè)計(jì)中還廣泛使用集成鎖相環(huán)(如altera的PLL，Xilinx的DLL)來進(jìn)行時(shí)鐘的分頻、倍頻以及相移設(shè)計(jì)，但是，對(duì)于時(shí)鐘要求不太嚴(yán)格的設(shè)計(jì)，通過自主設(shè)計(jì)進(jìn)行時(shí)鐘分頻的實(shí)現(xiàn)方法仍然非常流行。首先...

  標(biāo)簽： altera FPGA PLL 分頻器

  上傳時(shí)間： 2016-06-14

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• 該源碼為VHDL語言編寫的分頻器免費(fèi)下載

  資源簡(jiǎn)介：該源碼為VHDL語言編寫的分頻器，在W-4b教學(xué)平臺(tái)上通過驗(yàn)證

  標(biāo)簽： VHDL 源碼 分頻器 語言

  上傳時(shí)間： 2016-09-17

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• 用verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼免費(fèi)下載

  資源簡(jiǎn)介：用verilog HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序

  標(biāo)簽： verilog HDL 頻率 分頻器

  上傳時(shí)間： 2014-01-07

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• 這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器免費(fèi)下載

  資源簡(jiǎn)介：這是我在ISP編程實(shí)驗(yàn)中獨(dú)立編寫的一個(gè)采用行為描述方式實(shí)現(xiàn)的分頻器，通過兩個(gè)并行進(jìn)程對(duì)輸入信號(hào)CLK進(jìn)行8分頻，占空比為1:7

  標(biāo)簽： ISP 編程實(shí)驗(yàn) 獨(dú)立 方式

  上傳時(shí)間： 2017-01-19

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• 半整數(shù)分頻器的實(shí)現(xiàn)（verilog）免費(fèi)下載

  資源簡(jiǎn)介：半整數(shù)分頻器的實(shí)現(xiàn)（verilog），本文以6.5分頻為例！很實(shí)用的！

  標(biāo)簽： verilog 整數(shù) 分頻器

  上傳時(shí)間： 2014-08-20

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• 標(biāo)簽： verilog 分頻器 N倍奇數(shù)分頻器.(verilog) N_odd_divider.v / verilog module N_odd_divider (免費(fèi)下載

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  標(biāo)簽： verilog N_odd_divider module 分頻器

  上傳時(shí)間： 2014-01-12

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• verilog實(shí)現(xiàn)的奇數(shù)分頻器 針對(duì)任何規(guī)模的奇數(shù)分頻免費(fèi)下載

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  標(biāo)簽： verilog 分頻器 分頻 模

  上傳時(shí)間： 2017-06-19

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• 用verilog實(shí)現(xiàn)fpga的通用分頻器的實(shí)現(xiàn)免費(fèi)下載

  資源簡(jiǎn)介：用verilog實(shí)現(xiàn)了奇數(shù)和偶數(shù)不同的分頻器設(shè)計(jì)

  標(biāo)簽： verilog fpga 分頻器

  上傳時(shí)間： 2016-07-11

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• 這是用VHDL語言寫的32位分頻器的程序免費(fèi)下載

  資源簡(jiǎn)介：這是用VHDL語言寫的32位分頻器的程序，可直接運(yùn)行，看結(jié)果，歡迎使用。多指正，交流。

  標(biāo)簽： VHDL 語言 分頻器 程序

  上傳時(shí)間： 2015-05-11

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• 帶分頻器的bcd計(jì)數(shù)電路設(shè)計(jì)免費(fèi)下載

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  標(biāo)簽： bcd 分頻器 計(jì)數(shù)電路

  上傳時(shí)間： 2014-01-14

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  資源簡(jiǎn)介：基于VHDL語言描述的一個(gè)分頻器，根據(jù)端口值，可作為四分頻，八分頻等分頻器使用。

  標(biāo)簽： VHDL 語言 分頻器

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• 分頻器免費(fèi)下載

  資源簡(jiǎn)介：分頻器，用于時(shí)鐘信號(hào)的分頻及倍頻，供專業(yè)人事學(xué)習(xí)研究使用

  標(biāo)簽： 分頻器

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