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經(jīng)典Altium_Designer_Winter_09_教程_(PDF版)，超級(jí)經(jīng)典！
標(biāo)簽： Altium_Designer_Winter 09 教程
上傳時(shí)間： 2015-01-01
上傳用戶：上善若水
飛思卡爾的PCB布局布線應(yīng)用筆記，很值得學(xué)習(xí)的
標(biāo)簽： PCB 飛思卡爾 布局布線 應(yīng)用筆記
上傳時(shí)間： 2013-10-21
上傳用戶：aa7821634
基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0.1Hz~50MHz，測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
上傳時(shí)間： 2013-10-27
上傳用戶：潛水的三貢
針對(duì)手機(jī)的高頻和射頻，說(shuō)明手機(jī)PCB布板時(shí)的注意事項(xiàng)。
標(biāo)簽： LAYOUT PCB 手機(jī) 注意事項(xiàng)
上傳時(shí)間： 2013-10-31
上傳用戶：spman
Verilog_實(shí)現(xiàn)任意占空比、任意分頻的方法
上傳時(shí)間： 2013-11-20
上傳用戶：ccxzzhm
伺服舵機(jī)作為基本的輸出執(zhí)行機(jī)構(gòu)廣泛應(yīng)用于 遙控航模以及人形機(jī)器人的控制中。舵機(jī)是一種位 置伺服的驅(qū)動(dòng)器，其控制信號(hào)是PWM信號(hào).，利 用占空比的變化改變舵機(jī)的位置，也可使用FPGA、 模擬電路、單片機(jī)來(lái)產(chǎn)生舵機(jī)的控制信號(hào)舊。應(yīng) 用模擬電路產(chǎn)生PWM信號(hào)，應(yīng)用的元器件較多， 會(huì)增加電路的復(fù)雜程度；若用單片機(jī)產(chǎn)生PWM信 號(hào)，當(dāng)信號(hào)路數(shù)較少時(shí)單片機(jī)能滿足要求，但當(dāng) PWM信號(hào)多于4路時(shí)，由于單片機(jī)指令是順序執(zhí) 行的，會(huì)產(chǎn)生較大的延遲，從而使PWM信號(hào)波形 不穩(wěn)，導(dǎo)致舵機(jī)發(fā)生顫振。
上傳時(shí)間： 2013-11-20
上傳用戶：cjh1129
介紹了多入多出-正交頻分復(fù)用（MIMO-OFDM）系統(tǒng)，并分析了其發(fā)射機(jī)的實(shí)現(xiàn)原理。充分利用Altera公司Stratix系列現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）芯片和IP（知識(shí)產(chǎn)權(quán)）核，提出了一種切實(shí)可行的MIMO-OFDM基帶系統(tǒng)發(fā)射機(jī)的FPGA實(shí)現(xiàn)方法。重點(diǎn)論述了適合于FPGA實(shí)現(xiàn)的對(duì)角空時(shí)分層編碼（D-BLAST）的方法和實(shí)現(xiàn)原理以及各個(gè)主要模塊的工作原理。并給出了其在ModelSim環(huán)境下的仿真結(jié)果。結(jié)果表明，本設(shè)計(jì)具有設(shè)計(jì)簡(jiǎn)單、快速、高效和實(shí)時(shí)性好等特點(diǎn)。
標(biāo)簽： MIMO-OFDM FPGA 基帶系統(tǒng) 發(fā)射機(jī)
上傳時(shí)間： 2013-11-01
上傳用戶：wpt
本書(shū)是按最新推出的中望CAD 軟件2006 版編寫(xiě)，每章均附有該章小結(jié)及練習(xí)，小結(jié)是這一章內(nèi)容的概括歸納和實(shí)踐經(jīng)驗(yàn)總結(jié)，對(duì)讀者學(xué)習(xí)有很大幫助，練習(xí)題目豐富，便于讀者掌握。書(shū)中提供了典型操作舉例，講述了操作的全過(guò)程。附錄部分收集了實(shí)用資料，包括常見(jiàn)問(wèn)題的處理等。本書(shū)適合具備計(jì)算機(jī)基礎(chǔ)知識(shí)的工程師、設(shè)計(jì)師、高校學(xué)生以及其他對(duì)中望CAD軟件感興趣的讀者。只要具有中學(xué)文化基礎(chǔ)，都可用本教材來(lái)學(xué)習(xí)中望CAD 軟件。本書(shū)主要講述的內(nèi)容有：中望CAD 基礎(chǔ)知識(shí)；中望CAD 的繪圖、編輯命令；繪圖環(huán)境設(shè)置、顯示控制；文本書(shū)寫(xiě)、尺寸標(biāo)注；圖塊與屬性的使用；數(shù)據(jù)交換；打印與規(guī)劃圖紙；工程圖綜合繪制；三維繪圖；中望CAD 用戶化與開(kāi)發(fā)等知識(shí)。本書(shū)可作為各高等院校、高工專(zhuān)、高職及中專(zhuān)的教材，也可作為工程技術(shù)人員培訓(xùn)或自學(xué)的參考書(shū)。
上傳時(shí)間： 2013-10-10
上傳用戶：asasasas
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專(zhuān)用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專(zhuān)用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
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UART 4 UART參考設(shè)計(jì)，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
標(biāo)簽： UART Xilinx VHDL 參考設(shè)計(jì)
上傳時(shí)間： 2013-11-02
上傳用戶：18862121743
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