Visual C++ 串口通信技術(shù)與工程實(shí)踐
標(biāo)簽： Visual 串口 通信技術(shù) 工程實(shí)踐
上傳時(shí)間： 2013-06-11
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VISUAL C++串口通信技術(shù)與工程實(shí)踐
標(biāo)簽： VISUAL 串口 通信技術(shù) 工程實(shí)踐
上傳時(shí)間： 2013-04-15
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Visual C++_Turbo C串口通信編程實(shí)踐
標(biāo)簽： Visual Turbo 串口通信 編程
上傳時(shí)間： 2013-06-05
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Visual C++串口通信技術(shù)與編程實(shí)踐
標(biāo)簽： Visual 串口 通信技術(shù) 編程
上傳時(shí)間： 2013-04-15
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Visual C++ TurboC串口通信編程實(shí)踐 高清書簽版
標(biāo)簽： Visual TurboC 串口通信 編程
上傳時(shí)間： 2013-07-02
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一個(gè)比較完整串口通信程序Vc++源代碼 相信大家看后一定會(huì)有收獲的！
上傳時(shí)間： 2013-06-15
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VC串口通信源程序 V1.0.zip VC串口通信源程序 V1.0.zip VC串口通信源程序 V1.0.zip
上傳時(shí)間： 2013-06-25
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串口通信串口通信串口通信串口通信串口通信串口通信串口通信串口通信串口通信串口通信
上傳時(shí)間： 2013-05-20
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可配置端口電路是FPGA芯片與外圍電路連接關(guān)鍵的樞紐，它有諸多功能：芯片與芯片在數(shù)據(jù)上的傳遞(包括對(duì)輸入信號(hào)的采集和輸出信號(hào)輸出)，電壓之間的轉(zhuǎn)換，對(duì)外圍芯片的驅(qū)動(dòng)，完成對(duì)芯片的測(cè)試功能以及對(duì)芯片電路保護(hù)等。 本文采用了自頂向下和自下向上的設(shè)計(jì)方法，依據(jù)可配置端口電路能實(shí)現(xiàn)的功能和工作原理，運(yùn)用Cadence的設(shè)計(jì)軟件，結(jié)合華潤上華0.5μm的工藝庫，設(shè)計(jì)了一款性能、時(shí)序、功耗在整體上不亞于xilinx4006e[8]的端口電路。主要研究以下幾個(gè)方面的內(nèi)容： 1.基于端口電路信號(hào)寄存器的采集和輸出方式，本論文設(shè)計(jì)的端口電路可以通過配置將它設(shè)置成單沿或者雙沿的觸發(fā)方式[7]，并完成了Verilog XL和Hspiee的功能和時(shí)序仿真，且建立時(shí)間小于5ns和保持時(shí)間在0ns左右。和xilinx4006e[8]相比較滿足設(shè)計(jì)的要求。 2.基于TAP Controller的工作原理及它對(duì)16種狀態(tài)機(jī)轉(zhuǎn)換的控制，對(duì)16種狀態(tài)機(jī)的轉(zhuǎn)換完成了行為級(jí)描述和實(shí)現(xiàn)了捕獲、移位、輸出、更新等主要功能仿真。 3.基于邊界掃描電路是對(duì)觸發(fā)器級(jí)聯(lián)的構(gòu)架這一特點(diǎn)，設(shè)計(jì)了一款邊界掃描電路，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。達(dá)到對(duì)芯片電路測(cè)試設(shè)計(jì)的要求。 4.對(duì)于端口電路來講，有時(shí)需要將從CLB中的輸出數(shù)據(jù)實(shí)現(xiàn)異或、同或、與以及或的功能，為此本文采用二次函數(shù)輸出的電路結(jié)構(gòu)來實(shí)現(xiàn)以上的功能，并運(yùn)用Verilog XL和Hspiee對(duì)它進(jìn)行了功能和時(shí)序的仿真。滿足設(shè)計(jì)要求。 5.對(duì)于0.5μm的工藝而言，輸入端口的電壓通常是3.3V和5V，為此根據(jù)設(shè)置不同的上、下MOS管尺寸來調(diào)整電路的中點(diǎn)電壓，將端口電路設(shè)計(jì)成3.3V和5V兼容的電路，通過仿真性能上已完全達(dá)到這一要求。此外，在輸入端口處加上擴(kuò)散電阻R和電容C組成噪聲濾波電路，這個(gè)電路能有效地抑制加到輸入端上的白噪聲型噪聲電壓[2]。 6.在噪聲和延時(shí)不影響電路正常工作的范圍內(nèi)，具有三態(tài)控制和驅(qū)動(dòng)大負(fù)載的功能。通過對(duì)管子尺寸的大小設(shè)置和驅(qū)動(dòng)大小的仿真表明：在實(shí)現(xiàn)TTL高電平輸出時(shí)，最大的驅(qū)動(dòng)電流達(dá)到170mA，而對(duì)應(yīng)的xilinx4006e的TTL高電平最大驅(qū)動(dòng)電流為140mA[8]；同樣，在實(shí)現(xiàn)CMOS高電平最大驅(qū)動(dòng)電流達(dá)到200mA,而xilinx4006e的CMOS驅(qū)動(dòng)電流達(dá)到170[8]mA。 7.與xilinx4006e端口電路相比，在延時(shí)和面積以及功耗略大的情況下，本論文研究設(shè)計(jì)的端口電路增加了雙沿觸發(fā)、將輸出數(shù)據(jù)實(shí)現(xiàn)二次函數(shù)的輸出方式、通過添加譯碼器將配置端口的數(shù)目減少的新的功能，且驅(qū)動(dòng)能力更加強(qiáng)大。
上傳時(shí)間： 2013-07-20
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fpga 設(shè)計(jì)參考資料。雙向端口設(shè)計(jì)參考。
標(biāo)簽： VerilogHDL 雙向端口
上傳時(shí)間： 2013-07-09
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