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競(jìng)(jìng)爭(zhēng)(zhēng)冒險(xiǎn)(xiǎn)

  • Keil與proteus完美結(jié)合教程

    Keil與proteus完美結(jié)合教程，在一臺(tái)電腦上，完全利用軟件進(jìn)行硬件和軟件結(jié)合的仿真。\r\n想原作者表示敬意！

    標(biāo)簽： proteus Keil 教程

    上傳時(shí)間： 2013-08-07

    上傳用戶：Altman

  • 關(guān)于cpld和fpga變成的資料很有用

    關(guān)于cpld和fpga變成的資料很有用，適合各個(gè)層次的開發(fā)者。\r\n

    標(biāo)簽： cpld fpga

    上傳時(shí)間： 2013-08-08

    上傳用戶：1234567890qqq

  • 針對(duì)醫(yī)療系統(tǒng)基于ADC0809的多通道同步數(shù)據(jù)采集

    多通道同步數(shù)據(jù)采集系統(tǒng)的典型模型,并針對(duì)醫(yī)療系統(tǒng)設(shè)計(jì)完成了基于ADC0809的多通道同步數(shù)據(jù)采集裝\r\n置,采集綜合運(yùn)用了光耦隔離及抗干擾、自修復(fù)等技術(shù),提高了系統(tǒng)的性價(jià)比。\r\n

    標(biāo)簽： 0809 ADC 醫(yī)療系統(tǒng) 多通道

    上傳時(shí)間： 2013-08-08

    上傳用戶：busterman

  • 研究實(shí)現(xiàn)MUSIC算法的DSP＋FPGA、浮點(diǎn)運(yùn)算與定點(diǎn)運(yùn)算混合的硬件設(shè)計(jì)方案。

    研究實(shí)現(xiàn)MUSIC算法的DSP＋FPGA、浮點(diǎn)運(yùn)算與定點(diǎn)運(yùn)算混合的硬件設(shè)計(jì)方案。\\r\\n

    標(biāo)簽： MUSIC FPGA DSP 算法

    上傳時(shí)間： 2013-08-08

    上傳用戶：wsq921779565

  • proteus寫的實(shí)驗(yàn)程序例子2

    為優(yōu)秀的單片機(jī)仿真軟件proteus寫的實(shí)驗(yàn)程序例子\r\n不但可以仿真mcu,外圍器件也可以仿真\r\n蜂鳴器的實(shí)驗(yàn)\r\n

    標(biāo)簽： proteus 實(shí)驗(yàn) 程序

    上傳時(shí)間： 2013-08-08

    上傳用戶：270189020

  • 基于DSP和FPGA實(shí)時(shí)視頻采集、處理和顯示平臺(tái)

    基于高速數(shù)字信號(hào)處理器(DSP) 和大規(guī)模現(xiàn)場(chǎng)可編程門陣列( FPGA) ,成功地研制了小型\\r\\n化、低功耗的實(shí)時(shí)視頻采集、處理和顯示平臺(tái). 其中的DSP 負(fù)責(zé)圖像處理,其外圍的全部數(shù)字邏輯功能都集成在一片F(xiàn)PGA 內(nèi),包括高速視頻流FIFO、同步時(shí)序產(chǎn)生與控制、接口邏輯轉(zhuǎn)換和對(duì)視頻編/ 解碼器進(jìn)行設(shè)置的I2 C 控制核等. 通過增大FIFO 位寬、提高傳輸帶寬,降低了占用EMIF 總線的時(shí)間 利用數(shù)字延遲鎖相環(huán)邏輯,提高了顯示接口時(shí)序控制精度. 系統(tǒng)軟件由驅(qū)動(dòng)層、管理層和應(yīng)用層組成,使得硬件管理與

    標(biāo)簽： FPGA DSP 實(shí)時(shí)視頻 采集

    上傳時(shí)間： 2013-08-08

    上傳用戶：PresidentHuang

  • 用FPGA 實(shí)現(xiàn)基- 4FFT 算法

    針對(duì)高速數(shù)字信號(hào)處理的要求,提出用FPGA 實(shí)現(xiàn)基- 4FFT 算法,并對(duì)其整體結(jié)構(gòu)、蝶形單\\\\\\\\r\\\\\\\\n元進(jìn)行了分析. 采用蝶算單元輸入并行結(jié)構(gòu)和同址運(yùn)算,能同時(shí)提供蝶形運(yùn)算所需的4 個(gè)操作\\\\\\\\r\\\\\\\\n數(shù),具有最大的數(shù)據(jù)并行性,能提高處理速度 按照旋轉(zhuǎn)因子存放規(guī)則,蝶形運(yùn)算所需的3 個(gè)旋轉(zhuǎn)\\\\\\\\r\\\\\\\\n因子地址相同,且尋址方式簡(jiǎn)單 輸出采取與輸入相似的存儲(chǔ)器 運(yùn)算單元同時(shí)采用3 個(gè)乘法的\\\\\\\\r\\\\\\\\n復(fù)數(shù)運(yùn)算算法來

    標(biāo)簽： FPGA 4FFT 算法

    上傳時(shí)間： 2013-08-08

    上傳用戶：gxrui1991

  • FPGA設(shè)計(jì)流程指南

    FPGA設(shè)計(jì)流程指南\r\n介紹基本的設(shè)計(jì)方法

    標(biāo)簽： FPGA 設(shè)計(jì)流程

    上傳時(shí)間： 2013-08-08

    上傳用戶：佳期如夢(mèng)

  • proteus寫的實(shí)驗(yàn)程序例子1

    為優(yōu)秀的單片機(jī)仿真軟件proteus寫的實(shí)驗(yàn)程序例子\r\n不但可以仿真mcu,外圍器件也可以仿真\r\n多路開關(guān)的實(shí)驗(yàn)\r\n

    標(biāo)簽： proteus 實(shí)驗(yàn) 程序

    上傳時(shí)間： 2013-08-08

    上傳用戶：bpgfl

  • 也就是樂透彩票模擬程序用為verilogHDL描述

    摸獎(jiǎng)桶程序設(shè)計(jì) 也就是樂透彩票模擬程序\\r\\n程序?yàn)関erilogHDL描述 詳細(xì)請(qǐng)看英文描述

    標(biāo)簽： verilogHDL 模擬 程序

    上傳時(shí)間： 2013-08-08

    上傳用戶：qlpqlq

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