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等效采樣

項目的研究內容是對硅微諧振式加速度計的數據采集電路開展研究工作。硅微諧振式加速度計敏感結構輸出的是兩路差分的頻率信號

項目的研究內容是對硅微諧振式加速度計的數據采集電路開展研究工作。硅微諧振式加速度計敏感結構輸出的是兩路差分的頻率信號，因此硅微諧振式加速度計數據采集電路完成的主要任務是測出兩路頻率信號的差值。測量要求是：實現10ms內對中心諧振頻率為20kHz、標度因數為100Hz/g、量程為±50g、分辨率為1mg的硅微諧振式加速度計輸出的頻率信號的測量，等效測量誤差為±1mg。電路的控制核心為單片機，具有串行接口以便將測量結果傳送給PC機從而分析、保存測量結果。按研究內容設計了軟硬件。軟件采用多周期同步法實現高精度，快速度的頻率測量方案，并使用CPLD編程實現，這也是最難的地方。硬件采用現在流行的3.3V供電系統，選用EPM240T100C5N和較為實用的AVR單片機芯片Atmega64L，對應3.3V供電系統，串行接口使用MAX3232。最后完成了PCB板的制作，經反復調試后得到了非常好的效果。采集的數據滿足項目研究內容中的要求，當提高有源晶振的頻率時，精度有大大提高了，此時已遠遠滿足了項目中高精度，快速度測量的要求。另外，采用MFC編程編寫了上位機的數據接收和數據處理專用軟件，集數據采集，運算，作圖，保存功能于一體。此為上位機程序部分

標簽： 硅微加速度計諧振式項目

上傳時間： 2017-02-13

上傳用戶：大三三
采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下： 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。

采用VHDL語言設計一個4通道的數據采集控制模塊。系統的功能描述如下： 1.系統主時鐘為100 MHz。 2.數據為16位-數據線上連續2次00FF后數據傳輸開始。 3.系統內部總線寬度為8位。 4.共有4個通道（ch1、ch2、ch3、ch4），每個通道配備100 Bytes的RAM，當存滿數據后停止數據采集并且相應通道的狀態位產生報警信號。 5.數據分為8位串行輸出，輸出時鐘由外部數據讀取電路給出。 6.具備顯示模塊驅動功能。由SEL信號設置顯示的通道，DISPLAY信號啟動所選通道RAM中數值的顯示過程。數值順次顯示一遍后顯示結束，可以重新設定SEL的值選擇下一個通道。模塊數據線為8位，顯示器件為4個8段LED。 7.數據采集模式如下：單通道采集（由SEL信號選擇通道），多通道順次采集（當前通道采滿后轉入下一通道），多通道并行采集（每通道依次采集一個數據）。模式由控制信號MODE選擇，采集數據的總個數由NUM_COLLECT給出。 8.數據采集過程中不能讀取，數據讀取過程中不能采集

標簽： VHDL 100 MHz

上傳時間： 2013-12-25

上傳用戶：zycidjl
在9格寬×9格高的大九宮格中有9個3格寬×3格高的小九宮格

在9格寬×9格高的大九宮格中有9個3格寬×3格高的小九宮格，並提供一定數量的數字。根據這些數字，利用邏輯和推理，在其他的空格上填入1到9的數字。每個數字在每個小九宮格內不能出現一樣的數字，每個數字在每行、每列也不能出現一樣的數字。這種遊戲只需要邏輯思維能力，與數字運算無關。雖然玩法簡單，但數字排列方式卻千變萬化，所以不少教育者認為數獨是鍛鍊腦筋的好方法

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上傳時間： 2017-03-02

上傳用戶：cc1915
Verilog HDL的程式

Verilog HDL的程式，上網找到SPI程式， vspi.v這程式相當好用可用來接收與傳送SPI，並且寫了一個傳輸信號測試，spidatasent.v這程式就是傳送的資料，分別為00 66... 01 77...... 02 55這樣的資料，並透過MAX+PULS II軟體進行模擬，而最外層的程式是test_createspi.v！

標簽： Verilog HDL 程式

上傳時間： 2017-03-06

上傳用戶：onewq
歐基理德輾轉相除法(之二) m與n相差太大時

歐基理德輾轉相除法(之二) m與n相差太大時，可用(m％n)來取代(m-n)，這樣的處理效率較高。以下便以此方法求出最大公因數。

標簽： 除法

上傳時間： 2014-01-14

上傳用戶：llandlu
F310的完整代碼

F310的完整代碼，實現從模擬端口對視頻信號采樣，并將所采得的圖像信息以RS232方式發送到上位機PC中，并在上位機實現圖像的還原過程。

標簽： F310 代碼

上傳時間： 2017-03-08

上傳用戶：hj_18
　　本文提出了加快發展之路　　從理論設計,通過Matlab / Simulink環境　　在定點算法對其行為模擬的　　在FPGA或定制實現硅片。這個了　　實現了netlist移植的Sim

　　本文提出了加快發展之路　　從理論設計,通過Matlab / Simulink環境　　在定點算法對其行為模擬的　　在FPGA或定制實現硅片。這個了　　實現了netlist移植的Simulink系統　　描述成的硬件描述語言[VHDL]。在這個例子中,這個　　Simulink-to-VHDL轉換器被設計來使用　　代碼來描述結構VHDL系統互連, 　　允許簡單的行為說明基本模塊。　　結果VHDL bit-true交付后代碼　　比較定點Simulink仿真模型等效　　模擬。

標簽： Simulink netlist Matlab FPGA

上傳時間： 2017-03-09

上傳用戶：duoshen1989
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使用ASP元件（請自行下載、安裝或登錄） AspUpload+AspJpeg+Jmail[或AspMail] 整合JS與FLASH套件 Highslide JS+SWFUpload+TitleView+FPV4[請自行下載] 新增相薄圖檔後[Web上傳或FTP上傳後批次新增]，自動生成TitleView／FPV4，使用的XML腳本檔。刪除或搬移圖檔，同樣更新XML腳本檔。使用 4.1_先用記事本設定編輯config.asp/menu.asp 4.2_瀏覽器進入addphoto.asp新增相簿分類（請事先作好規劃） 4.3_瀏覽器進入index.asp[被轉到NewPhoto.asp]，簽入後按上傳圖檔，按新增相片後上傳圖檔更詳細解說： http://www.chome.idv.tw/article.asp?id=158

標簽： AspUpload Highslide SWFUpload AspJpeg

上傳時間： 2013-12-21

上傳用戶：84425894
基于平均法的boost型DC/DC建模步驟

基于平均法的boost型DC/DC建模步驟，包括電壓模和峰值電流模。增加了誤差放大器放大倍數的確定，電源調整率，負載調整率和三種變換器的一階等效模型

標簽： boost DC 建模

上傳時間： 2013-11-25

上傳用戶：wkchong
基于平均法的buck_boost型DC/DC建模步驟

基于平均法的buck_boost型DC/DC建模步驟，包括電壓模和峰值電流模。增加了誤差放大器放大倍數的確定，電源調整率，負載調整率和三種變換器的一階等效模型

標簽： buck_boost DC 建模

上傳時間： 2017-04-11

上傳用戶：gxrui1991