現代通信朝著全網IP化的進程逐步發展,越來越多的通信需要IP路由查找;同時光纖技術的發展,使得比特速率達到了20Gbps,路由技術成了整個通信系統的瓶頸,迫切需要一種具有高查找性能,低成本的路由算法,能夠適應大規模應用。 本文研究了一種高性能、低成本的路由算法。在四分支并行路由查找算法的基礎上,實現了雙分支并行,每個分支流水查找的16-8-8路由算法。該算法由三級表構成,長度小于16的前綴通過擴展成為長度16的前綴存儲在第一級表中;長度小于24位的前綴通過擴展成為長度24的前綴存儲在前兩級表中;長度大于24的前綴則通過專門的存儲空間進行存儲。將IP路由的二維查找轉化為一維精確查找,每次查找最多訪問存儲器3次,就可以查得下一跳的路由信息。使用Verilog語言實現了本文提出的算法,并對算法進行了功能仿真。為了實現低成本,該算法采用了FPGA和SSRAM的硬件結構實現。 功能仿真表明本文設計的算法查找速度能適應20Gbps的接口轉發速率。
上傳時間: 2013-04-24
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Scaler是平板顯示器件(FPD,Flat Panel Display)中的重要組成部分,它將輸入源圖像信號轉換成與顯示屏固定分辨率一致的信號,并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎上,采用自上而下(Top-down)的設計方法,給出了scaler的設計及FPGA驗證。該scaler支持不同分辨率圖像的縮放,且縮放模式可調,也可以以IP core的形式應用于相關圖像處理芯片中。 圖像縮放內核是scaler的核心部分,它是scaler中的主要運算單元,完成圖像縮放的基本功能,它所采用的核心算法以及所使用的結構設計決定著縮放性能的優劣,也是控制芯片成本的關鍵。因此,本文從縮放內核的結構入手,對scaler的總體結構進行了設計;通過對圖像縮放中常用算法的深入研究提出了一種新的優化算法——矩形窗縮放算法,并對其計算進行分析和簡化,降低了計算的復雜度。FPGA設計中,采用列縮放與行縮放分開處理的結構,使用雙口RAM作為兩次縮放間的數據緩沖區。使用這種結構的優勢在于:行列縮放可以同時進行,數據處理的可靠性高、速度快:內核結構簡單明了,數據緩沖區大小合適,便于設計。此外,本文還介紹了其他輔助模塊的設計,包括DVI接口信號處理模塊、縮放參數計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設計使用Verilog HDL對各模塊進行了RTL級描述,并使用Quartus II7.2進行了邏輯仿真,最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統仿真,證明該scaler的設計達到了預期的目標。對于不同分辨率的圖像,均可以在顯示屏上得到穩定的顯示。
上傳時間: 2013-05-30
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隨著社會的發展,人們對電力需求特別是電能質量的要求越來越高。但由于非線性負荷大量使用,卻帶來了嚴重的電力諧波污染,給電力系統安全、穩定、高效運行帶來嚴重影響,給供用電設備造成危害。如何最大限度的減少諧波造成的危害,是目前電力系統領域極為關注的問題。諧波檢測是諧波研究中重要分支,是解決其它相關諧波問題的基礎。因此,對諧波的檢測和研究,具有重要的理論意義和實用價值。 目前使用的電力系統諧波檢測裝置,大多基于微處理器設計。微處理器是作為整個系統的核心,它的性能高低直接決定了產品性能的好壞。而這種微處理器為主體構成的應用系統,存在效率低、資源利用率低、程序指針易受干擾等缺點。由于微電子技術的發展,特別是專用集成電路ASIC(ApplicationSpecificIntegratedCircuit)設計技術的發展,使得設計電力系統諧波檢測專用的集成電路成為可能,同時為諧波檢測裝置的硬件設計提供了一個新的發展途徑。本文目標就是設計電力系統諧波檢測專用集成電路,從而可以實現對電力系統諧波的高精度檢測。采用專用集成電路進行諧波檢測裝置的硬件設計,具有體積小,速度快,可靠性高等優點,由于應用范圍廣,需求量大,電力系統諧波檢測專用集成電路具有很好的應用前景。 本文首先介紹了國內外現行諧波檢測標準,調研了電力系統諧波檢測的發展趨勢;隨后根據裝置的功能需求,特別是依據其中諧波檢測國標參數的測量算法,為系統選定了基于FPGA的SOPC設計方案。 本文分析了電力系統諧波檢測專用集成電路的功能模型,對專用集成電路進行了模塊劃分。定義了各模塊的功能,并研究了模塊間的連接方式,給出了諧波檢測專用集成電路的并行結構。設計了基于FPGA的諧波檢測專用集成電路設計和驗證的硬件平臺。配合專用集成電路的電子設計自動化(EDA)工具構建了智能監控單元專用集成電路的開發環境。 在進行FPGA具體設計時,根據待實現功能的不同特點,分為用戶邏輯區域和Nios處理器模塊兩個部分。用戶邏輯區域控制A/D轉換器進行模擬信號的采樣,并對采樣得到的數字量進行諧波分析等運算。然后將結果存入片內的雙口RAM中,等待Nios處理器的訪問。Nios處理器對數據處理模塊的結果進一步處理,得到其各自對應的最終值,并將結果通過串行通信接口發送給上位機。 最后,對設計實體進行了整體的編譯、綜合與優化工作,并通過邏輯分析儀對設計進行了驗證。在實驗室條件下,對監測指標的運算結果進行了實驗測量,實驗結果表明該監測裝置滿足了電力系統諧波檢測的總體要求。
上傳時間: 2013-04-24
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在幾乎所有現代通訊和計算機網絡領域中,安全問題都起著非常重要的作用。隨著網絡應用的迅速發展,對安全的要求也逐漸加強。目前影響最大的三類公鑰密碼是RSA公鑰密碼、EIGamal公鑰密碼和橢圓曲線公鑰密碼。但超橢圓曲線密碼是比橢圓曲線密碼更難攻破的密碼體制,且可以在更小的基域上達到與橢圓曲線密碼相同的安全程度。雖然超橢圓曲線密碼體制在理論上已經基本成熟,但由于它的計算復雜性大,所以在具體實現上還需要進一步研究。實現超橢圓曲線密碼系統,對于增強信息系統的安全性和研究更高強度的加密系統都有著重要的理論意義和較高的應用價值,相信超橢圓曲線密碼系統將會有更好的應用前景。 對于密碼系統,我們希望它占用的空間更少,實現的時間更短,安全性更高。論文研究超橢圓曲線密碼中的加密算法,對主要算法進行實現比較并提出軟硬協調思想實現超橢圓曲線密碼系統就是為了達到這個目標。 論文先介紹了超橢圓曲線密碼系統中有限域上的兩個核心運算——有限域乘法運算和有限域求逆運算。對有限域乘法運算的全串行算法和串并混合算法在FPGA上用VHDL語言進行了實現,并對它們的結果進行對比,重點在于對并行度不同的串并混合算法進行實現比較,找到面積和速度的最佳結合點。通過對算法的實現和比較,發現理論上面積和速度協調性較好的8位串并混合算法在實際中協調性并不是很好,最終得出結論,在所做實驗的四種情況中,面積和速度協調性較好的算法是4位串并混合算法。隨后論文對有限域求逆運算的三種算法在FPGA上用VHDL語言進行實現比較,找到單獨實現有限域求逆運算較好的算法(MIMA域求逆算法)和可以與域乘法運算相結合的算法(使用域乘法求逆的算法),為軟硬協調實現超橢圓曲線系統思想的提出打下基礎。 論文然后提出了軟硬協調的方法實現超橢圓曲線系統的思想,并對整個系統進行了軟硬件部分的劃分。通過分析,將標量乘算法,除子算法和多項式環算法劃分到軟件部分,并對其中的標量乘運算進行了詳細的分析介紹,將有限域算法歸于硬件部分并對其進行了簡單描述。在最后對全文進行總結,提出進一步需要開展的工作。
上傳時間: 2013-04-24
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隨著電力電子技術、微處理器技術、控制理論及永磁材料等技術的快速發展,以永磁同步電機作為控制對象的傳動領域得到了越來越廣泛的關注,隨著FPGA的技術的普及和廣泛應用,使得各種先進的控制算法得以實現,于是數字化、智能化的永磁交流控制器成為必然的發展趨勢和當前的研究熱點。本文的主要工作就是圍繞數字化的永磁同步電機控制器研究來展開。首先深入研究了永磁同步電機的數學建模方法及電機控制策略問題。在對永磁同步電機的數學模型進行了推導的基礎上,在PSIM仿真軟件中建立了永磁同步電機的電機模型,提出了一種永磁同步電機傳統控制系統仿真建模的新方法。其次對常用的數字脈寬調制方法進行了數學推導,并對滑模控制理論和矢量控制進行了深入的研究分析,將滑模變結構控制應用于永磁同步電機的調速系統中,改善了傳統PI控制器參數整定繁瑣、系統魯棒性差的缺點,仿真結果驗證了該系統設計方案的優越性。最后在永磁同步電機建模仿真的基礎上,根據永磁同步電機控制器的設計要求及FPGA的特點,提出永磁同步電機控制器的的設計方案。按照FPGA模塊化設計思想,將整個系統進行了合理的劃分,分別對SVPWM、Park變換、SMC、反饋速度測量等重要模塊的FPGA硬件實現算法進行了深入的研究。各模塊在Modelsim平臺上完成功能仿真后并下載到Spartan-3E開發板上完成硬件驗證,驗證結果表明:永磁同步電機在低速和高速時都能穩定運行,從而證實了本設計方案的可行性。
上傳時間: 2013-04-24
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LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗矩陣或二分圖定義的線性分組糾錯碼,最初由Gallager發現,故亦稱Gallager碼.它和著名Turbo碼相似,具有逼近香農限的性能,幾乎適用于所有信道,因此成為近年來信道編碼界研究的熱點。 LDPC碼的奇偶校驗矩陣呈現稀疏性,其譯碼復雜度與碼長成線性關系,克服了分組碼在長碼長時所面臨的巨大譯碼計算復雜度問題,使長編碼分組的應用成為可能。而且由于校驗矩陣的稀疏特性,在長的編碼分組時,相距很遠的信息比特參與統一校驗,這使得連續的突發差錯對譯碼的影響不大,編碼本身就具有抗突發差錯的特性。 本文首先介紹了LDPC碼的基本概念和基本原理,其次,具體介紹了LDPC碼的構造和各種編碼算法及其生成矩陣的產生方法,特別是準循環LDPC碼的構造以及RU算法、貪婪算法,并在此基礎上采用貪婪算法對RU算法進行了改進。 最后,選用Altera公司的Stratix系列FPGA器件EPls25F67217,實現了碼長為504的基于RU算法的LDPC編碼器。在設計過程中,為節省資源、提高速度,在向量存儲時采用稀疏矩陣技術,在向量相加時采用通過奇校驗直接判定結果的方法,在向量乘法中,采用了前向迭代方法,避開了復雜的矩陣求逆運算。結果表明,該編碼器只占用約10%的邏輯單元,約5%的存儲單元,時鐘頻率達到120MHz,數據吞吐率達到33Mb/s,功能上也滿足編碼器的要求。
上傳時間: 2013-06-09
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波前處理機是自適應光學系統中實時信號處理和運算的核心,隨著自適應光學系統得發展,波前傳感器的采樣頻率越來越高,這就要求波前處理機必須有更強的數據處理能力以保證系統的實時性。在整個波前處理機的工作流程中,對CCD傳來的實時圖像數據進行實時處理是第一步,也是十分重要的一步。如果不能保證圖像處理的實時性,那么后續的處理過程都無從談起。因此,研制高性能的圖像處理平臺,對波前處理機性能的提高具有十分重要的意義。 論文介紹了本研究課題的背景以及國內外圖像處理技術的應用和發展狀況,接著介紹了傳統的專用和通用圖像處理系統的結構、特點和模型,并通過分析DSP芯片以及DSP系統的特點,提出了基于DSP和FPGA芯片的實時圖像處理系統。該系統不同于傳統基于PC機模式的圖像處理系統,發揮了DSP和FPGA兩者的優勢,能更好地提高圖像處理系統實時性能,同時也最大可能地降低成本。 論文根據圖像處理系統的設計目的、應用需求確定了器件的選型。介紹了主要的器件,接著從系統架構、邏輯結構、硬件各功能模塊組成等方面詳細介紹了DSP+FPGA圖像處理系統硬件設計,并分析了包括各種參數指標選擇、連接方式在內的具體設計方法以及應該注意的問題。 論文在闡述傳輸線理論的基礎上,在制作PCB電路板的過程中,針對高速電路設計中易出現的問題,詳細分析了高速PCB設計中的信號完整性問題,包括反射、串擾等,說明了高速PCB的信號完整性、電源完整性和電磁兼容性問題及其解決方法,進行了一定的理論和技術探討和研究。 論文還介紹了基于FPGA的邏輯設計,包括了圖像采集模塊的工作原理、設計方案和SDRAM控制器的設計,介紹了SDRAM的基本操作和工作時序,重點闡述系統中可編程器件內部模塊化SDRAM控制器的設計及仿真結果。 論文最后描述了硬件系統的測試及調試流程,并給出了部分的調試結果。 該系統主要優點有:實時性、高速性。硬件設計的執行速度,在高速DSP和FPGA中實現信號處理算法程序,保證了系統實時性的實現;性價比高。自行研究設計的電路及硬件系統比較好的解決了高速實時圖像處理的需求。
上傳時間: 2013-05-30
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衛星導航定位系統可以為公路、鐵路、空中和海上的交通運輸工具提供導航定位服務。它能夠軍民兩用,戰略作用與商業利益并舉。只要持有便攜式接收機,則無論身處陸地、海上還是空中,都能收到衛星發出的特定信號。接收機選取至少四顆衛星發出的信號進行分析,就能確定接收機持有者的位置。 GPS導航定位接收機的理論基礎即是擴頻通信理論,擴頻通信技術與常規的通信技術相比,具有低截獲率,強抗噪聲,抗干擾性,具有信息隱蔽和多址通信等特點,目前己從軍事領域向民用領域迅速發展,成為進入信息時代的高新技術通信傳輸方式之一。擴頻通信技術中,最常見的是直接序列擴頻通信(DSSS)系統,本文所研究的就是這一類系統。 目前在衛星信號的捕獲上一般使用兩種方法:順序捕獲方法(時域法,基于大規模并行相關器)和并行捕獲方法(頻域法,基于FFT)。本文在第二章分別分析了現有順序捕獲和并行捕獲技術的原理,并給出了它們的優缺點。 本文第三章對長碼的直接捕獲進行了深入的研究,基于對國內外相關文獻中長碼直捕方法的分析與對比,并且結合在實際過程中硬件資源需求的考慮,應用了基于分段補零循環相關和FFT搜索頻偏的直捕方法。此方法大大減少了計算量,加快了信號捕獲的速度。本方法利用FFT實現接收信號與本地長碼的并行相關,同時完成頻偏的搜索,將傳統的二維搜索轉換為并行的一維搜索,從而能快速實現長碼捕獲。 GPS信號十分微弱,靈敏度低,在戰場環境下,GPS接收機會面臨各種人為的干擾。如何從復雜的干擾信號中實現對GPS信號的捕獲,即抗干擾技術的研究,是GPS也是本文研究一個的方面。第四章即研究了GPS接收機干擾抑制算法,在強干擾環境下,需要借助信號處理技術在不增加信號帶寬的條件下提高系統的抗干擾能力,以保證后續捕獲跟蹤模塊有充足的處理增益。 本文在第五章給出了GPS接收機長碼捕獲以及干擾抑制的FPGA實現方案,并對各主要子模塊進行了詳細地分析。基本型接收機中長碼捕獲采用頻域方法,選用Altera StratixⅡ EP2S180芯片實現;抗干擾型接收機中選用Xilinx xc4vlx100芯片。實現了各模塊的單獨測試和整個系統的聯調,通過聯調驗證,本文提出的長碼直接捕獲方法正確、可行。 本文提出的長碼直捕方法可以在不需要C/A碼輔助捕獲下完成對長碼的直接捕獲,可以應用于GPS接收機,監測站接收機的同步等,對我國自主研發導航定位接收機也有重大的現實及經濟意義。
上傳時間: 2013-06-18
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隨著計算機科學在人機交互領域的極大發展,作為人臉信息處理中的一項關鍵技術,人臉檢測現在已經成為模式識別,計算機視覺和人機交互領域不可缺少的一部分。但是,人臉檢測算法存在計算量大、速度慢等缺點。軟件實現方式無法達到實時處理要求,而現有的硬件實現需要占用大量硬件資源。 本文針對現有人臉檢測硬件實現的缺點,通過對Adaboost算法和現有硬件結構的分析,提出了雙流水線硬件檢測架構:掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺驗證成功,達到實時檢測的標準。具體工作和創新點包括如下幾點: 介紹了人臉檢測的原理以及人臉檢測經典算法。其中,詳細介紹了Adaboost算法。 對現有的結構進行詳細分析。指出現有各架構的缺點,即資源占用多,檢測速度慢。針對這兩個問題,本文提出了一個適合嵌入式應用的掃描窗口、特征向量雙流水線檢測硬件架構,詳細說明了該架構的工作原理,并在該架構基礎上,通過加入預測加載技術,進一步提高檢測速度。隨后,采用存儲器訪問效率,架構內部存儲單元大小,檢測時間長短,運算單元數量四個標準,詳細比較了新架構和現有架構的差別,顯示出新架構的優勢。 基于提出的架構,給出了Adaboost人臉檢測系統的VLSI實現方案。本文中,采用自頂向下的設計方法將人臉檢測系統分成若干個子模塊,然后對每個子模塊進行詳細的設計和說明,給出了每個子模塊的硬件架構、狀態轉換以及verilog實現后的仿真波形。 采用Xilinx公司的VII Pro FPGA開發板完成人臉檢測系統的硬件驗證。FPGA驗證結果表明對于QCIF分辨率的視頻圖像,人臉檢測系統能夠達到50fps的檢測速度,滿足實時檢測的要求。
上傳時間: 2013-06-15
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H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準,簡稱H.264。作為最新的國際視頻編碼標準,H.264/AVC與MPEG-4、H.263等視頻編碼標準相比,性能有了很大的提高,并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding,基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼,H.264/AVC支持兩種編碼模式:基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC,Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中,盡管CAVLC算法也是采用了VLC編碼,但是同以往標準不同,它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率,但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上,確定了并行編碼的CAVLC編碼器結構框圖,并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸,對CAVLC編碼器中的各個功能模塊進行了優化設計,這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后,用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述,用EDA軟件對其主要功能模塊進行了仿真,并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明,該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求,為整個CAVLC編碼器的實時通信提供了良好的基礎。
上傳時間: 2013-06-22
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