可編程邏輯器件FPGA(現(xiàn)場(chǎng)可編程門陣列)和CPLD(復(fù)雜可編程邏輯器件)越來越多的應(yīng)用于數(shù)字信號(hào)處理領(lǐng)域，與傳統(tǒng)的ASIC(專用集成電路)和DSP(數(shù)字信號(hào)處理器)相比，基于FPGA和CPLD實(shí)現(xiàn)的數(shù)字信號(hào)處理系統(tǒng)具有更高的實(shí)時(shí)性和可嵌入性，能夠方便地實(shí)現(xiàn)系統(tǒng)的集成與功能擴(kuò)展。 FFT的硬件結(jié)構(gòu)主要包括蝶形處理器、存儲(chǔ)單元、地址生成單元與控制單元。本文提出的算法在蝶形處理器內(nèi)引入流水線結(jié)構(gòu)，提高了FFT的運(yùn)算速度。同時(shí)，流水線寄存器能夠寄存蝶形運(yùn)算中的公共項(xiàng)，這樣在設(shè)計(jì)蝶形處理器時(shí)只用到了一個(gè)乘法器和兩個(gè)加法器，降低了硬件電路的復(fù)雜度。 為了進(jìn)一步提高FFT的運(yùn)算速度，本文在深入研究各種乘法器算法的基礎(chǔ)上，為蝶形處理器設(shè)計(jì)了一個(gè)并行乘法器。在實(shí)現(xiàn)該乘法器時(shí)，本文采用改進(jìn)的布斯算法，用以減少部分積的個(gè)數(shù)。同時(shí)，使用華萊士樹結(jié)構(gòu)和4-2壓縮器對(duì)部分積并行相加。 本文以32點(diǎn)復(fù)數(shù)FFT為例進(jìn)行設(shè)計(jì)與邏輯綜合。通過設(shè)計(jì)相應(yīng)的存儲(chǔ)單元，地址生成單元和控制單元完成FFT電路。電路的仿真結(jié)果與軟件計(jì)算結(jié)果相符，證明了本文所提出的算法的正確性。 另外，本文還對(duì)設(shè)計(jì)結(jié)果提出了進(jìn)一步的改進(jìn)方案，在乘法器內(nèi)加入一級(jí)流水線寄存器，使FFT的速度能夠提高到當(dāng)前速度的兩倍，這在實(shí)時(shí)性要求較高的場(chǎng)合具有極高的實(shí)用價(jià)值。
上傳時(shí)間： 2013-07-18
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本文主要對(duì)基于FPGA芯片的橢圓曲線密碼算法的實(shí)現(xiàn)及優(yōu)化設(shè)計(jì)進(jìn)行了研究。由于點(diǎn)乘運(yùn)算極大影響了橢圓曲線密碼系統(tǒng)的加/解密速度，本文對(duì)點(diǎn)乘運(yùn)算的FPGA設(shè)計(jì)進(jìn)行了重點(diǎn)優(yōu)化。首先比較分析了三種點(diǎn)乘算法，從運(yùn)算復(fù)雜度的角度確定了蒙哥馬里算法是最利于FPGA芯片實(shí)現(xiàn)的。然后根據(jù)蒙哥馬里算法，用VerilogHDL語(yǔ)言實(shí)現(xiàn)了基于FPGA芯片的橢圓域中的基本運(yùn)算(模加、模乘、模平方和模逆)。通過三種模乘算法在FPGA上的實(shí)現(xiàn)，設(shè)計(jì)出一種串并混合的乘法器，達(dá)到了面積與速度的最佳匹配。 本文利用Modelsim對(duì)本課題設(shè)計(jì)的硬件系統(tǒng)進(jìn)行了仿真實(shí)驗(yàn)，驗(yàn)證了所設(shè)計(jì)的硬件系統(tǒng)完成了橢圓曲線密碼算法在FPGA上的實(shí)現(xiàn)。最后使用SynplifyPro進(jìn)行綜合及布局布線，綜合報(bào)告文件證明了本課題所設(shè)計(jì)的ECC加密系統(tǒng)達(dá)到了優(yōu)化芯片速度和面積的目的。
標(biāo)簽： FPGA ECC 密碼算法 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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模糊控制是智能控制的重要組成部分，它能對(duì)那些不能建立精確數(shù)學(xué)模型的場(chǎng)合進(jìn)行有效的控制；近年來，F(xiàn)PGA及EDA技術(shù)發(fā)展迅速。本論文就是要結(jié)合這兩種先進(jìn)技術(shù)，在一塊FPGA芯片上實(shí)現(xiàn)一個(gè)雙輸入單輸出的模糊控制器，并嘗試將ADC和DAC集成在該芯片中，以簡(jiǎn)化系統(tǒng)設(shè)計(jì)。 首先闡述了模糊控制的理論基礎(chǔ)，重點(diǎn)介紹了雙輸入單輸出的模糊控制算法；然后在簡(jiǎn)單介紹FPGA結(jié)構(gòu)和VHDL語(yǔ)言的基礎(chǔ)上，采用自項(xiàng)向下的設(shè)計(jì)方法，應(yīng)用主流EDA工具進(jìn)行模糊控制各模塊的設(shè)計(jì)，并對(duì)每個(gè)模塊進(jìn)行仿真；最后將各模塊組成一完整的模糊控制器，在EDA工具上進(jìn)行仿真驗(yàn)證和編程下載，并用一個(gè)溫度控制實(shí)驗(yàn)驗(yàn)證了控制器的功能，證明該控制器滿足一般控制應(yīng)用的要求。 本論文是以VHDL和FPGA為代表的現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)技術(shù)在智能控制領(lǐng)域應(yīng)用的一個(gè)嘗試，拓寬了模糊控制器的實(shí)現(xiàn)形式，相比于傳統(tǒng)的以單片機(jī)為載體的模糊控制器，在系統(tǒng)的簡(jiǎn)單性、實(shí)時(shí)性和經(jīng)濟(jì)性方面都有顯著的增強(qiáng)，是一種值得采用的方法。 由于在算法的處理上采取了一定的簡(jiǎn)化，所以損失了一定的精度。今后可以在算法上進(jìn)行完善，設(shè)計(jì)出高精度的模糊控制器。
上傳時(shí)間： 2013-06-07
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相對(duì)于JPEG中二維離散余弦變換(2DDCT)來說，在JPEG2000標(biāo)準(zhǔn)中，二維離散小波變換(2DDWT)是其圖像壓縮系統(tǒng)的核心變換。在很多需要進(jìn)行實(shí)時(shí)處理圖像的系統(tǒng)中，如數(shù)碼相機(jī)、遙感遙測(cè)、衛(wèi)星通信、多媒體通信、便攜式攝像機(jī)、移動(dòng)通信等系統(tǒng)，需要用芯片實(shí)現(xiàn)圖像的編解碼壓縮過程。雖然有許多研究工作者對(duì)圖像處理的小波變換進(jìn)行了研究，但大都只偏重算法研究，對(duì)算法硬件實(shí)現(xiàn)時(shí)的復(fù)雜性考慮較少，對(duì)圖像處理的小波變換硬件實(shí)現(xiàn)的研究也較少。 本文針對(duì)圖像處理的小波變換算法及其硬件實(shí)現(xiàn)進(jìn)行了研究。對(duì)文獻(xiàn)[13]提出的“內(nèi)嵌延拓提升小波變換”(Combiningthedata-extensionprocedureintothelifting-basedDWTcore)快速算法進(jìn)行仔細(xì)分析，提出一種基于提升方式的5/3小波變換適合硬件實(shí)現(xiàn)的算法，在MATLAB中仿真驗(yàn)證了該算法，證明其是正確的。并設(shè)計(jì)了該算法的硬件結(jié)構(gòu)，在MATLAT的Simulink中進(jìn)行仿真，對(duì)該結(jié)構(gòu)進(jìn)行VHDL語(yǔ)言的寄存器傳輸級(jí)(RTL)描述與仿真，成功綜合到Altera公司的FPGA器件中進(jìn)行驗(yàn)證通過。本算法與傳統(tǒng)的小波變換的邊界處理方法比較：由于將其邊界延拓過程內(nèi)嵌于小波變換模塊中，使該硬件結(jié)構(gòu)無需額外的邊界延拓過程，減少小波變換過程中對(duì)內(nèi)存的讀寫量，從而達(dá)到減少內(nèi)存使用量，降低功耗，提高硬件利用率和運(yùn)算速度的特點(diǎn)。本算法與文獻(xiàn)[13]提出的算法相比較：無需增加額外的硬件計(jì)算模塊，又具有在硬件實(shí)現(xiàn)時(shí)不改變?cè)瓉淼奶嵘〔ㄋ惴ǖ囊?guī)則性結(jié)構(gòu)的特點(diǎn)。這種小波變換硬件芯片的實(shí)現(xiàn)不僅適用于JPEG2000的5/3無損小波變換，當(dāng)然也可用于其它各種實(shí)時(shí)圖像壓縮處理硬件系統(tǒng)。
上傳時(shí)間： 2013-06-13
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本文提出了一種適合于嵌入式SoC的USB器件端處理器的硬件實(shí)現(xiàn)結(jié)構(gòu)。并主要研究了USB器件端處理器的RTL級(jí)實(shí)現(xiàn)及FPGA原型驗(yàn)證、和ASIC實(shí)現(xiàn)研究，包括從模型建立、算法仿真、各個(gè)模塊的RTL級(jí)設(shè)計(jì)及仿真、FPGA的下載測(cè)試和ASIC的綜合分析。它的速度滿足預(yù)定的48MHz，等效門面積不超過1萬(wàn)門，完全可應(yīng)用于SOC設(shè)計(jì)中。 本文重點(diǎn)對(duì)嵌入式USB器件端處理器的FPGA實(shí)現(xiàn)作了研究。為了準(zhǔn)確測(cè)試本處理器的運(yùn)行情況，本文應(yīng)用串口傳遞測(cè)試數(shù)據(jù)入FPGA開發(fā)板，測(cè)試模塊讀入測(cè)試數(shù)據(jù)，發(fā)送入PC機(jī)的主機(jī)端。通過NI-VISA充當(dāng)軟件端，檢驗(yàn)測(cè)試數(shù)據(jù)的正確。
上傳時(shí)間： 2013-07-24
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作者研究了當(dāng)前流行的縮放算法，對(duì)圖像紋理相關(guān)性大小和邊緣方向的判斷上提出了一種新的方法，并在此基礎(chǔ)上發(fā)展了一套適用于數(shù)字視頻芯片的圖像縮放算法。仿真結(jié)果表明此算法由優(yōu)于目前流行的圖像縮放算法。 介紹了FPGA的開發(fā)工作大致可以分為設(shè)計(jì)和驗(yàn)證兩大部分，在具體開發(fā)流程上可以根據(jù)要求靈活控制。縮放芯片的開發(fā)可以分為：芯片結(jié)構(gòu)設(shè)計(jì)、時(shí)鐘系統(tǒng)設(shè)計(jì)、存儲(chǔ)器讀寫控制、IP核復(fù)用設(shè)計(jì)、計(jì)算精度控制等方面的電路設(shè)計(jì)。在設(shè)計(jì)完成各級(jí)子模塊以后拼接各子模快完成整個(gè)縮放模塊的設(shè)計(jì)。通過測(cè)試發(fā)現(xiàn)設(shè)計(jì)中存在的缺陷，修改再測(cè)試，最終完成整個(gè)模塊的設(shè)計(jì)。
上傳時(shí)間： 2013-05-31
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本文對(duì)G.729語(yǔ)音編碼算法的基本原理和實(shí)現(xiàn)系統(tǒng)開發(fā)方面進(jìn)行了深入研究。針對(duì)G.729語(yǔ)音編碼算法在實(shí)際應(yīng)用中存在的一些問題，在大量分析和實(shí)驗(yàn)的基礎(chǔ)上，提出了新的改進(jìn)算法。G.729語(yǔ)音編碼算法硬件實(shí)現(xiàn)方面，國(guó)內(nèi)外現(xiàn)在主要以DSP為實(shí)現(xiàn)平臺(tái)，這是由于DSP以其卓越的運(yùn)算能力為數(shù)字語(yǔ)音信號(hào)處理領(lǐng)域的研究及開發(fā)提供了有力的工具。但G.729語(yǔ)音編碼算法具有計(jì)算復(fù)雜和數(shù)據(jù)存儲(chǔ)量大的固有缺陷，隨著通信量的不斷增加和服務(wù)的擴(kuò)展，對(duì)G.729語(yǔ)音編碼實(shí)時(shí)性的要求也越來越高。隨著微電子制造工藝的發(fā)展，越來越多的語(yǔ)音編碼平臺(tái)采用DSP與FPGA或MCU相互結(jié)合的系統(tǒng)，通過進(jìn)行軟硬件協(xié)同設(shè)計(jì)提高編碼效率。
標(biāo)簽： FPGA 729 語(yǔ)音編碼 算法
上傳時(shí)間： 2013-06-30
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本文結(jié)合中國(guó)科技大學(xué)大規(guī)模集成電路實(shí)驗(yàn)室和中國(guó)科學(xué)院上海技術(shù)物理研究所合作的星載紅外相機(jī)項(xiàng)目，為了解決紅外相機(jī)上的不同波段的紅外探測(cè)元陣列存在的非均勻性問題，對(duì)紅外焦平面探測(cè)元陣列存在的非均勻性問題展開了深入的分析和研究。 主要研究和分析了兩類算法的基本原理，重點(diǎn)研究和實(shí)現(xiàn)了定標(biāo)校正算法，通過對(duì)積分球定標(biāo)數(shù)據(jù)進(jìn)行深入的分析，將探測(cè)元分成線性探測(cè)元和非線性探測(cè)元，對(duì)線性探測(cè)元采用兩點(diǎn)校正法，對(duì)非線性探測(cè)元采用多點(diǎn)分段校正算法，在利用FPGA硬件實(shí)現(xiàn)非均勻校正時(shí)，分析設(shè)計(jì)了基于乘法運(yùn)算和加法運(yùn)算的FPGA實(shí)現(xiàn)，在基于乘加器運(yùn)算的FPGA實(shí)現(xiàn)中。設(shè)計(jì)出了乘法和加法整體運(yùn)算的乘加器，內(nèi)部采用流水線wallace樹壓縮結(jié)構(gòu)，大大加快乘法和加法的速度。
上傳時(shí)間： 2013-04-24
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本文研究數(shù)字音頻無線傳輸中的前向糾錯(cuò)(FEC)算法和電路的設(shè)計(jì)及實(shí)現(xiàn).在本文中介紹了一種基于Altera公司的FPGA Cyclone芯片的實(shí)現(xiàn)方案.文章首先介紹了本前向糾錯(cuò)系統(tǒng)采用的方案,然后從總體規(guī)劃的角度介紹了整個(gè)系統(tǒng)的內(nèi)部結(jié)構(gòu)、模塊劃分及所采用的設(shè)計(jì)方法和編程風(fēng)格.之后對(duì)各個(gè)模塊的設(shè)計(jì)進(jìn)行了詳細(xì)的描述,并給出了測(cè)試數(shù)據(jù)、實(shí)現(xiàn)結(jié)果及時(shí)序仿真波形圖,并對(duì)設(shè)計(jì)的硬件下載驗(yàn)證進(jìn)行了詳細(xì)描述.本文對(duì)FEC中的主要功能模塊,諸如Reed-Solomon編解碼,交織與解交織,以及與外圍的接口電路等給出了基本算法以及基于FPGA及硬件描述語(yǔ)言的解決方法.
標(biāo)簽： FPGA 前向糾錯(cuò) 算法 電路設(shè)計(jì)
上傳時(shí)間： 2013-04-24
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逆變控制器的發(fā)展經(jīng)歷從分立元件的模擬電路到以專用微處理芯片（DSP/MCU）為核心的電路系統(tǒng)，并從數(shù)模混合電路過渡到純數(shù)字控制的歷程。但是，通用微處理芯片是為一般目的而設(shè)計(jì)，存在一定局限。為此，近幾年來逆變器專用控制芯片（ASIC）實(shí)現(xiàn)技術(shù)的研究越來越受到關(guān)注，已成為逆變控制器發(fā)展的新方向之一。本文利用一個(gè)成熟的單相電壓型PWM逆變器控制模型，圍繞逆變器專用控制芯片ASIC的實(shí)現(xiàn)技術(shù)，依次對(duì)專用芯片的系統(tǒng)功能劃分，硬件算法，全系統(tǒng)的硬件設(shè)計(jì)及優(yōu)化，流水線操作和并行化，芯片運(yùn)行穩(wěn)定性等問題進(jìn)行了初步研究。首先引述了單相電壓型PWM逆變器連續(xù)時(shí)間和離散時(shí)間的數(shù)學(xué)模型，以及基于極點(diǎn)配置的單相電壓型PWM逆變器電流內(nèi)環(huán)電壓外環(huán)雙閉環(huán)控制系統(tǒng)的設(shè)計(jì)過程，同時(shí)給出了仿真結(jié)果，仿真表明此系統(tǒng)具有很好的動(dòng)、靜態(tài)性能，并且具有自動(dòng)限流功能，提高了系統(tǒng)的可靠性。緊接著分析了FPGA器件的特征和結(jié)構(gòu)。在給出本芯片應(yīng)用目標(biāo)的基礎(chǔ)上，制定了FPGA目標(biāo)器件的選擇原則和芯片的技術(shù)規(guī)格，完成了器件選型及相關(guān)的開發(fā)環(huán)境和工具的選取。然后系統(tǒng)闡述了復(fù)雜FPGA設(shè)計(jì)的設(shè)計(jì)方法學(xué)，詳細(xì)介紹了基于FPGA的ASIC設(shè)計(jì)流程，概要介紹了僅使用QuartusII的開發(fā)流程，以及Modelsim、SynplifyPro、QuartusII結(jié)合使用的開發(fā)流程。在此基礎(chǔ)上，進(jìn)行了芯片系統(tǒng)功能劃分，針對(duì)：DDS標(biāo)準(zhǔn)正弦波發(fā)生器，電壓電流雙環(huán)控制算法單元，硬件PI算法單元，SPWM產(chǎn)生器，三角波發(fā)生器，死區(qū)控制器，數(shù)據(jù)流/控制流模塊等逆變器控制硬件算法/控制單元，研究了它們的硬件算法，完成了模塊化設(shè)計(jì)。分析了全數(shù)字鎖相環(huán)的結(jié)構(gòu)和模型，以此為基礎(chǔ)，設(shè)計(jì)了一種應(yīng)用于逆變器的，用比例積分方法替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波，用相位累加器實(shí)現(xiàn)數(shù)控振蕩器（DCO）功能的高精度二階全數(shù)字鎖相環(huán)（DPLL）。分析了“流水線操作”等設(shè)計(jì)優(yōu)化問題，并針對(duì)逆變器控制系統(tǒng)中，控制系統(tǒng)算法呈多層結(jié)構(gòu)，且層與層之間還有數(shù)據(jù)流聯(lián)系，其執(zhí)行順序和數(shù)據(jù)流的走向較為復(fù)雜，不利于直接采用流水線技術(shù)進(jìn)行設(shè)計(jì)的特點(diǎn)，提出一種全新的“分層多級(jí)流水線”設(shè)計(jì)技術(shù)，有效地解決了復(fù)雜控制系統(tǒng)的流水線優(yōu)化設(shè)計(jì)問題。本文最后對(duì)芯片運(yùn)行穩(wěn)定性等問題進(jìn)行了初步研究。指出了設(shè)計(jì)中的“競(jìng)爭(zhēng)冒險(xiǎn)”和飽受困擾之苦的“亞穩(wěn)態(tài)”問題，分析了產(chǎn)生機(jī)理，并給出了常用的解決措施。
上傳時(shí)間： 2013-05-28
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