IIR數(shù)字濾波器是沖激響應為無限長的一類數(shù)字濾波器，是電子、通信及信號處理領域的重要研究內(nèi)容，國內(nèi)外學者對IIR數(shù)字濾波器的優(yōu)化設計進行了大量研究。其中，進化算法優(yōu)化設計IIR數(shù)字濾波器雖然取得了一定的效果，但是其也有自身的一些不足；另外，基于粒子群算法以及人工魚群算法的IIR數(shù)字濾波器優(yōu)化設計也取得了較好的效果。但這些方法都是將多目標優(yōu)化問題轉(zhuǎn)化為單目標優(yōu)化問題，這種方法是將每個目標賦一個權值，然后將這些賦了權值的目標相加，把相加的結果作為目標函數(shù)，在此基礎上尋找目標函數(shù)的最小值，這樣做造成的問題是可能將其中的任何一種滿足目標函數(shù)值最小的情況作為最優(yōu)解，但實際上得到的不一定是最優(yōu)解。也就是說，單目標的方法難以區(qū)分哪一種情況為最優(yōu)解，這樣的尋優(yōu)模型從理論上來說是難以得到最優(yōu)解的。另外，在將多目標轉(zhuǎn)化為單目標時，各個目標的權值難以確定，而且最終只能得到唯一解。針對這些問題，本文在研究傳統(tǒng)遺傳算法、進化規(guī)劃算法以及量子遺傳算法的IIR數(shù)字濾波器優(yōu)化設計的基礎上，將重點研究IIR數(shù)字濾波器的粒子進化規(guī)劃優(yōu)化、遺傳多目標優(yōu)化以及量子多目標優(yōu)化。另外，由于在通信系統(tǒng)中IIR數(shù)字濾波器有廣泛應用，并且大量采用FPGA實現(xiàn)，多目標優(yōu)化方法得到的濾波器性能也值得驗證，因此，對多目標優(yōu)化方法得到的IIR數(shù)字濾波器系數(shù)進行FPGA仿真驗證有重要的現(xiàn)實意義。 @@ 論文的主要工作及研究成果具體如下： @@ 1.分析IIR數(shù)字濾波器的數(shù)學模型及其優(yōu)化設計的參數(shù)；針對低通IIR數(shù)字濾波器，采用遺傳算法及量子遺傳算法對其進行優(yōu)化設計，并給出相應的仿真結果及分析。 @@ 2.針對使用進化規(guī)劃算法優(yōu)化設計IIR數(shù)字濾波器時容易陷入局部極值的問題，研究粒子進化規(guī)劃算法，并將其應用于IIR數(shù)字濾波器的優(yōu)化設計，該算法將粒子群優(yōu)化算法與進化規(guī)劃算法相結合，繼承了粒子群算法局部搜索能力強和進化規(guī)劃算法遺傳父代優(yōu)良基因能力強的優(yōu)點。將這種新的粒子進化規(guī)劃算法應用于IIR低通、高通、帶通、帶阻數(shù)字濾波器的優(yōu)化設計，顯示了較好的效果。 @@ 3.優(yōu)化設計IIR數(shù)字濾波器時，通常將多目標轉(zhuǎn)化為單目標的優(yōu)化問題，這種方法雖然設計簡單，但是在將多目標轉(zhuǎn)化為單目標時，各個目標的權值難以確定，而且最終只能得到唯一解，不能提供更多的有效解給決策者。針對常 用基于單目標優(yōu)化算法的不足，在分析IIR數(shù)字濾波器優(yōu)化模型和待優(yōu)化參數(shù)的基礎上，本文研究遺傳算法的IIR數(shù)字濾波器多目標優(yōu)化設計方法，該方法將多個目標值直接映射到適應度函數(shù)中，通過比較函數(shù)值的占優(yōu)關系來搜索問題的有效解集，使用這種方法可以求得一組有效解，并且將多目標轉(zhuǎn)化為單目標的優(yōu)化方法得到的唯一解也能被包括在這一組有效解中。@@ 4.將量子遺傳算法應用于IIR數(shù)字濾波器多目標優(yōu)化設計，研究量子遺傳算法的IIR數(shù)字濾波器多目標優(yōu)化設計方法，并將優(yōu)化結果與傳統(tǒng)遺傳算法的多目標優(yōu)化方法進行了比較。仿真結果表明，在對同一種濾波器進行優(yōu)化設計時，使用該方法得到的結果通帶波動更小，過渡帶更窄，阻帶衰減也更大。 @@ 5.針對IIR數(shù)字濾波器的硬件實現(xiàn)問題，在對IIR數(shù)字濾波器的結構特征進行分析的基礎上，分別采用遺傳多目標優(yōu)化方法量子多目標方法優(yōu)化設計IIR數(shù)字濾波器的系數(shù)，然后針對兩組系數(shù)進行了FPGA( Field-Programmable GateArray，現(xiàn)場可編程門陣列)仿真驗證，并對兩種結果進行了對比分析。 @@關鍵詞：IIR數(shù)字濾波器；優(yōu)化設計
標簽： FPGA IIR 數(shù)字濾波器
上傳時間： 2013-06-09
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調(diào)整視頻圖像的分辨率需要視頻縮放技術。如果圖像縮放技術的處理速度達到實時性要求就可以應用于視頻縮放。 傳統(tǒng)圖像縮放技術利用插值核函數(shù)對已有像素點進行插值重建還原圖像。本文介紹了圖像插值的理論基礎一采樣定理，并對理想重建函數(shù)Sinc函數(shù)進行了討論。本文介紹了常用的線性圖像插值技術及像素填充、自適應插值和小波域圖像縮放等技術。然后，本文討論了分級線性插值算法的思想，設計并實現(xiàn)了FPGA上的分級雙三次算法。最后本文對各種算法的縮放效果進行了分析和討論。 本文在分析現(xiàn)有視頻縮放算法基礎之上，提出了分級線性插值算法，并應用在簡化線性插值算法中。分級線性插值算法以犧牲一定的計算精度為代價，用查找表代替乘法計算，降低了算法復雜度。本文設計并實現(xiàn)了分級雙三次插值算法，詳細說明了板上系統(tǒng)的模塊結構。最后本文將分級線性插值算法與原線性插值算法效果圖進行比較，比較結果顯示分級插值算法與原算法誤差較小，在放大比例較小時可以取代原算法。結果證明分級雙三次線性插值算法的FPGA實現(xiàn)能夠滿足額定幀頻，可以進行實時視頻縮放。
上傳時間： 2013-04-24
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3D加速引擎是3D圖形加速系統(tǒng)的重要組成部分，以往在軟件平臺上對3D引擎的研究，實現(xiàn)了復雜的渲染模型和渲染算法，但這些復雜算法與模型在FPGA上綜合實現(xiàn)具有一定難度，針對FPGA的3D加速引擎設計及其平臺實現(xiàn)需要進一步研究。 本文在研究3D加速引擎結構的基礎上，實現(xiàn)了基于FPGA的圖像處理平臺，使用模塊化的思想，利用IP核技術分析設計實現(xiàn)了3D加速管道及其他模塊，并進行了仿真、驗證、實現(xiàn)。 圖像處理平臺選用Virtex-Ⅳ FPGA為核心器件，并搭載了Hynix HY5DU573222F-25、AT91FR40162S、XCF32P VO48及其他組件。 為滿足3D加速引擎的實現(xiàn)與驗證，設計搭建的圖像處理平臺還實現(xiàn)了DDR-SDRAM控制器模塊、VGA輸出模塊、總線控制器模塊、命令解釋模塊、指令寄存器模塊及控制寄存器模塊。 3D加速引擎設計包含3D加速渲染管道、視角變換管道、基元讀取、頂點FIFO、基元FIFO、寫內(nèi)存等模塊。針對FPGA的特性，簡化、設計、實現(xiàn)了光照管道、紋理管道、著色管道和Alpha融合管道。 最后使用Modelsim進行了仿真測試和圖像處理平臺上的驗證，其結果表明3D加速引擎設計的大部分功能得到實現(xiàn)，結果令人滿意。
上傳時間： 2013-07-30
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近年來，大容量數(shù)據(jù)存儲設備主要是機械硬盤，機械硬盤采用機械馬達和磁片作為載體，存在抗震性能低、高功耗和速度提升難度大等缺點。固態(tài)硬盤是以半導體作為存儲介質(zhì)及控制載體，無機械裝置，具有抗震、寬溫、無噪、可靠和節(jié)能等特點，是目前存儲領域所存在問題的解決方案之一。本文針對這一問題，設計基于FPGA的固態(tài)硬盤控制器，實現(xiàn)數(shù)據(jù)的固態(tài)存儲。 文章首先介紹硬盤技術的發(fā)展，分析固態(tài)硬盤的技術現(xiàn)狀和發(fā)展趨勢，闡述課題研究意義，并概述了本文研究的主要內(nèi)容及所做的工作。然后從分析固態(tài)硬盤控制器的關鍵技術入手，研究了SATA接口協(xié)議和NANDFLASH芯片特性。整體設計采用SOPC架構，所有功能由單片F(xiàn)PGA完成。移植MicroBlaze嵌入式處理器軟核作為主控制器，利用Verilog HDL語言描述IP核形式設計SATA控制器核和NAND FLASH控制器核。SATA控制器核作為高速串行傳輸接口，實現(xiàn)SATA1.0協(xié)議，根據(jù)協(xié)議劃分四層模型，通過狀態(tài)機和邏輯電路實現(xiàn)協(xié)議功能。NAND FLASH控制器核管理NANDFLASH芯片陣列，將NAND FLASH接口轉(zhuǎn)換成通用的SRAM接口，提高訪問效率。控制器完成NAND FLASH存儲管理和糾錯算法，實現(xiàn)數(shù)據(jù)的存儲和讀取。最后完成固態(tài)硬盤控制器的模塊測試和整體測試，介紹了測試方法、測試工具和測試流程，給出測試數(shù)據(jù)和結果分析，得出了驗證結論。 本文設計的固態(tài)硬盤控制器，具有結構簡單和穩(wěn)定性高的特點，易于升級和二次開發(fā)，是實現(xiàn)固態(tài)硬盤和固態(tài)存儲系統(tǒng)的關鍵技術。
上傳時間： 2013-05-28
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近年來，語音識別研究大部分集中在算法設計和改進等方面，而隨著半導體技術的高速發(fā)展，集成電路規(guī)模的不斷增大與各種研發(fā)技術水平的不斷提高，新的硬件平臺的推出，語音識別實現(xiàn)平臺有了更多的選擇。語音識別技術在與DSP、FPGA、ASIC等器件為平臺的嵌入式系統(tǒng)結合后，逐漸向?qū)嵱没⑿⌒突较虬l(fā)展。 本課題通過對現(xiàn)有各種語音特征參數(shù)與孤立詞語音識別模型進行研究的基礎上，重點探索基于動態(tài)時間規(guī)整算法的DTW模型在孤立詞語音識別領域的應用，并結合基于FPGA的SOPC系統(tǒng)，在嵌入式平臺上實現(xiàn)具有較好精度與速度的孤立詞語音識別系統(tǒng)。 本系統(tǒng)整體設計基于DE2開發(fā)平臺,采用基于Nios II的SOPC技術。采用這種解決方案的優(yōu)點是實現(xiàn)了片上系統(tǒng)，減少了系統(tǒng)的物理體積和總體功耗；同時系統(tǒng)控制核心都在FPGA內(nèi)部實現(xiàn)，可以極為方便地更新和升級系統(tǒng)，大大地提高了系統(tǒng)的通用性和可維護性。 此外，由于本系統(tǒng)需要大量的高速數(shù)據(jù)運算，在設計中作者充分利用了Cyclone II芯片的豐富的硬件乘法器，實現(xiàn)了語音信號的端點檢測模塊，F(xiàn)FT快速傅立葉變換模塊，DCT離散余弦變換模塊等硬件設計模塊。為了提高系統(tǒng)的整體性能，作者充分利用了FPGA的高速并行的優(yōu)勢，以及配套開發(fā)環(huán)境中的Avalon總線自定義硬件外設，使系統(tǒng)處理數(shù)字信號的能力大大提高，其性能優(yōu)于傳統(tǒng)的微控制器和普通DSP芯片。 本論文主要包含了以下幾個方面： （1）結合ALTERA CYCLONE II芯片的特點，確定了基于FPGA語音識別系統(tǒng)的總體設計，在此基礎上進行了系統(tǒng)的軟硬件的選擇和設計。 （2）自主設計了純硬件描述語言的驅(qū)動電路設計，完成了高速語音采集的工作，并且對存儲數(shù)據(jù)芯片SRAM中的原始語音數(shù)據(jù)進行提取導入MATLAB平臺測試數(shù)據(jù)的正確性。整個程序測試的方式對系統(tǒng)的模塊測試起到重要的作用。 （3）完成高速定點256點的FFT模塊的設計，此模塊是系統(tǒng)成敗的關鍵，實現(xiàn)高速實時的運算。 （4）結合SOPC的特性，設計了人機友好接口，如LCD顯示屏的提示反饋信息等等，以及利用ALTERA提供的一些驅(qū)動接口設計完成用戶定制的系統(tǒng)。 （5）進行了整體系統(tǒng)測試，系統(tǒng)可以較穩(wěn)定地實現(xiàn)實時處理的目的，具有一定的市場潛在價值。
標簽： FPGA 語音識別 系統(tǒng)設計
上傳時間： 2013-05-23
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隨著現(xiàn)代DSP、FPGA等數(shù)字芯片的信號處理能力不斷提高，基于軟件無線電技術的現(xiàn)代通信與信息處理系統(tǒng)也得到了更為廣泛的應用。軟件無線電的基本思想是以一個通用、標準、模塊化的硬件系統(tǒng)作為其應用平臺，把盡可能多的無線及個人通信和信號處理的功能用軟件來實現(xiàn)，從而將無線通信新系統(tǒng)、新產(chǎn)品的開發(fā)逐步轉(zhuǎn)移到軟件上來。另一方面，現(xiàn)代信號處理系統(tǒng)對數(shù)據(jù)的處理速度、處理精度和動態(tài)范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運算。因此研制具備高速實時信號處理能力的通用硬件平臺越來越受到業(yè)界的重視。 @@ 目前的高速實時信號處理系統(tǒng)一般均采用DSP+FPGA的架構，其中DSP主要負責完成系統(tǒng)通信和基帶信號處理算法，而FPGA主要完成信號預處理等前端算法，并提供系統(tǒng)常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實時信號處理系統(tǒng)的FPGA軟件設計。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實時信號處理系統(tǒng)的架構。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點DSP以混合耦合模型構成系統(tǒng)信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統(tǒng)所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設接口。此外，作者還選擇了ADSP-BF533定點DSP加入系統(tǒng)當中以擴展系統(tǒng)音視頻信號處理能力，體現(xiàn)系統(tǒng)的通用性。 @@ 基于FPGA的嵌入式系統(tǒng)設計正逐漸成為現(xiàn)代FPGA應用的一個熱點。結合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內(nèi)設計了一個嵌入式系統(tǒng)，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內(nèi)集成的三態(tài)以太網(wǎng)MAC硬核模塊，實現(xiàn)了系統(tǒng)與上位PC機之間的以太網(wǎng)通信鏈路。此外，為擴展系統(tǒng)功能，適應未來可能的軟件升級，進一步提高系統(tǒng)的通用性，還將嵌入式實時操作系統(tǒng)μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發(fā)器的高速串行傳輸設計的關鍵技術和基本的設計方法，充分體現(xiàn)了目前高速實時信號處理系統(tǒng)的發(fā)展要求和趨勢。 @@關鍵詞：高速實時信號處理；FPGA；Virtex-5；嵌入式系統(tǒng)；MicroBlaze
標簽： FPGA 實時信號 處理系統(tǒng)
上傳時間： 2013-05-17
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工業(yè)生產(chǎn)過程往往具有非線性、不確定性，難以建立精確的數(shù)學模型。應用常規(guī)的PID控制器難以達到理想的控制效果。作為的重要分支，人工神經(jīng)網(wǎng)絡具有良好的非線性映射能力和高度的并行信息處理能力，已成為非線性系統(tǒng)建模、辨識和控制中常用的理論和方法。其中，神經(jīng)元具有很強的信息綜合、學習記憶、自學習和自適應能力，可以處理那些難以用模型和規(guī)則描述的過程，將神經(jīng)元與PID結合，應用到實際的控制中，可以在線調(diào)整PID的參數(shù)，使系統(tǒng)具有較強的抗干擾能力、自適應能力和較好的魯棒性。 目前，人工神經(jīng)網(wǎng)絡的研究主要是神經(jīng)網(wǎng)絡的理論研究、神經(jīng)網(wǎng)絡的應用研究和神經(jīng)網(wǎng)絡的實現(xiàn)技術研究，這三方面是相互依賴和相互促進的關系。本文主要側(cè)重的是神經(jīng)網(wǎng)絡的實現(xiàn)技術研究方面，創(chuàng)新性地利用FPGA嵌入式系統(tǒng)開發(fā)技術實現(xiàn)單神經(jīng)元PID智能控制器的研究與設計，并將其封裝成為一個專用的IP核供其他的控制系統(tǒng)使用。 首先，對單神經(jīng)元PID智能控制器的設計原理和設計算法進行了深入的研究與分析；其次，利用MATLAB設計單神經(jīng)元PID智能控制器，針對特定的被控對象，對其進行仿真實驗，獲得比較理想的系統(tǒng)輸出；然后，研究基于FPGA的單神經(jīng)元智能控制算法的實現(xiàn)，對控制器進行VHDL語言分層設計，使用Altera公司的軟件QuartusⅡ6.1進行仿真實驗。兩個仿真實驗結果表明，基于FPGA的單神經(jīng)元智能控制器比MATLAB設計的單神經(jīng)元PID智能控制器性能優(yōu)良。 本文的設計模塊主要包括權值修改模塊、誤差計算模塊、權值產(chǎn)生模塊和輸出模塊。在各個模塊的設計中進行了優(yōu)化處理，使本文的設計不僅利用的硬件資源少，而且也有很快的運行速度，同時也改善了傳統(tǒng)控制器的控制性能。
上傳時間： 2013-04-24
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現(xiàn)代數(shù)字信號處理對實時性提出了很高的要求，當最快的數(shù)字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數(shù)目，或采用客戶定制的門陣列產(chǎn)品。隨著可編程邏輯器件技術的發(fā)展，具有強大并行處理能力的現(xiàn)場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優(yōu)勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數(shù)字濾波、相關運算等數(shù)字信號處理算法的高效實現(xiàn)。 首先，針對圖像聲納實時性的要求和FPGA片內(nèi)資源的限制，設計了級聯(lián)和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優(yōu)化和改進措施。 其次，分析了具有相同結構的數(shù)字濾波和相關運算的特點，采用了有乘法器和無乘法器兩種結構實現(xiàn)乘累加(MAC)運算。無乘法器結構采用分布式算法(DA)，將乘法運算轉(zhuǎn)化為FPGA易于實現(xiàn)的查表和移位累加操作，顯著提高了運算效率。此外，還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預處理模塊。在一片EP2S60上實現(xiàn)了對160路信號的接收、濾波、正交變換以及發(fā)送等處理。實驗表明，本論文所有算法均達到了設計要求。
標簽： FPGA 數(shù)字信號處理 算法研究
上傳時間： 2013-06-09
上傳用戶：zgu489
人臉自動識別技術是模式識別、圖像處理等學科的一個最熱門研究課題之一。隨著社會的發(fā)展,各方面對快速有效的自動身份驗證的要求日益迫切，而人臉識別技術作為各種生物識別技術中最重要的方法之一，已經(jīng)越來越多的受到重視。對于具有實時，快捷，低誤識率的高性能算法以及對算法硬件加速的研究也逐漸展開。 本文詳細分析了智能人臉識別算法原理，發(fā)展概況和前景，包括人臉檢測算法，人眼定位算法，預處理算法，PCA和ICA 算法，詳細分析了項目情況，系統(tǒng)劃分，軟硬件平臺的資源和使用。并在ISE軟件平臺上，用硬件描述語言(verilog HDL)對算法部分嚴格按照FPGA代碼風格進行了RTL 硬件建模，并對C++算法進行了優(yōu)化處理，通過仿真與軟件算法結果進行比對，評估誤差，最后在VirtexII Pro FPGA 上進行了綜合實現(xiàn)。 主要研究內(nèi)容如下： 首先，對硬件平臺xilinx的VirtexII Pro FPGA 上的系統(tǒng)資源進行了描述和研究，對存儲器sdram,RS-232 串口，JTAG 進行了研究和調(diào)試，對Coreconnect的OPB總線仲裁機理進行了兩種算法的比較，RTL 設計，仿真和綜合。利用ISE和VC++軟件平臺，對verilog和C++算法進行同步比較測試，使每步算法對應正確的結果。對軟硬件平臺的合理使用使得在項目中能盡可能多的充分利用硬件資源，制板時正確選型，以及加快設計和調(diào)試進度。其次，對人臉識別算法流程中的人臉檢測，人眼定位，預處理，識別算法分別進行了比較研究，選取其中各自性能最好的一種算法對其原理進行了分析討論。人臉檢測采用adaboost 算法，因其速度和精度的綜合性能表現(xiàn)優(yōu)異。人眼定位采用小塊合并算法，因為它具有快速，準確，弱時實的特點。預處理算法采用直方圖均衡加平滑的算法，簡單，高效。 識別算法采用PCA 加ICA 算法，它能最大的弱化姿態(tài)和光照對人臉識別的影響。 最后，使用Verilog HDL 硬件描述語言進行算法的RTL 建模，在C++算法的基礎上，保證原來效果的前提下，根據(jù)FPGA 硬件特點對算法進行了優(yōu)化。視頻輸入輸出是人臉識別的前提，它提供FPGA 上算法需要處理的數(shù)據(jù)，預處理算法在C++算法的基礎上進行了優(yōu)化，最大的減少了運算量，提高了運算速度，16 位計算器模塊使得在算法實現(xiàn)時可以根據(jù)系統(tǒng)要求，在FPGA的ip 核和自己設計的模塊之間選擇性能更好的一個來調(diào)用，F(xiàn)IFO的設計提供同步和異步時鐘域的數(shù)據(jù)緩存。設計在ISE和VC++軟件平臺同時進行，隨時對verilog和C++數(shù)據(jù)進行監(jiān)測和比對。全部設計模塊通過仿真，達到預定的性能要求，并在FPGA 上綜合實現(xiàn)。
上傳時間： 2013-07-13
上傳用戶：李夢晗
數(shù)字D類音頻放大器，也叫數(shù)字脈沖調(diào)制放大器，具有效率高，低電壓，低失真的特點，在低成本，高性能的消費類產(chǎn)品特別是便攜式設備中得到越來越廣泛的應用。數(shù)字D類放大器包括數(shù)字脈沖寬度調(diào)制（PWM）和輸出級（含低通濾波器）兩個部分，數(shù)字PWM又包括兩個部分，采樣處理和脈沖產(chǎn)生。傳統(tǒng)的采樣處理算法運算復雜，硬件實現(xiàn)成本高，面積大，從而導致功耗也大，不適合當今向低功耗發(fā)展的趨勢。 本文在傳統(tǒng)算法的基礎上提出了一種新的算法，該算法不包括乘法或者除法這些計算復雜和非常消耗硬件資源的單元，只含加法和減法運算。在推導出該算法的傅立葉表達式后，在MATLAB的simulink中建立系統(tǒng)模型進行仿真以驗證算法的可行性，在輸入信號頻率為1kHZ，采樣頻率為48kHZ，電源電壓為10V，輸出負載為4Ω的條件下，得到的總諧波失真為0．12％，符合D類放大器的性能要求。本文還在基于Xilinx公司的Spartan-3系列FPGA的基礎上實現(xiàn)了該算法的電路結構，綜合結果表明，實現(xiàn)基于本文算法的數(shù)字D類音頻系統(tǒng)所需要的硬件資源大大減少，從而減少了功耗。 關鍵詞：D類放大器；脈沖寬度調(diào)制；采樣算法；數(shù)字音頻放大器；FPGA
上傳時間： 2013-07-19
上傳用戶：zhuoying119
