該源碼為VHDL語(yǔ)言編寫的分頻器，在W-4b教學(xué)平臺(tái)上通過(guò)驗(yàn)證
標(biāo)簽： VHDL 源碼 分頻器 語(yǔ)言
上傳時(shí)間： 2016-09-17
上傳用戶：erkuizhang
分頻器，用于時(shí)鐘信號(hào)的分頻及倍頻，供專業(yè)人事學(xué)習(xí)研究使用
標(biāo)簽： 分頻器
上傳時(shí)間： 2016-09-18
上傳用戶：caiiicc
Web挖掘技術(shù)在搜索引擎中的應(yīng)用與實(shí)現(xiàn) 介紹了PageRange , 結(jié)構(gòu)挖掘器 , 頁(yè)面分析器,中文分詞等技術(shù)
標(biāo)簽： PageRange Web 挖掘技術(shù) 中的應(yīng)用
上傳時(shí)間： 2016-09-21
上傳用戶：wweqas
用VERILOG HDL實(shí)現(xiàn)的任意 頻率分頻器源代碼，是一個(gè)通用的程序
標(biāo)簽： VERILOG HDL 頻率 分頻器
上傳時(shí)間： 2014-01-07
上傳用戶：alan-ee
本文使用實(shí)例描述了在 FPGA/CPLD 上使用 VHDL 進(jìn)行分頻器設(shè) 計(jì)，包括偶數(shù)分頻、非 50％占空比和 50％占空比的奇數(shù)分頻、半整數(shù) （N+0.5）分頻、小數(shù)分頻、分?jǐn)?shù)分頻以及積分分頻。所有實(shí)現(xiàn)均可 通過(guò) Synplify Pro 或 FPGA 生產(chǎn)廠商的綜合器進(jìn)行綜合，形成可使 用的電路，并在 ModelSim 上進(jìn)行驗(yàn)證。
標(biāo)簽： FPGA CPLD VHDL 分頻器
上傳時(shí)間： 2013-12-15
上傳用戶：從此走出陰霾
數(shù)控分頻器的設(shè)計(jì)數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。
標(biāo)簽： 數(shù)控 分頻器 數(shù)據(jù) 輸入端
上傳時(shí)間： 2016-10-13
上傳用戶：wangzhen1990
fredivn.vhd 偶數(shù)分頻 fredivn1.vhd 奇數(shù)分頻 frediv16.vhd 16分頻 PULSE.vhd 數(shù)控分頻器
標(biāo)簽： vhd fredivn frediv PULSE
上傳時(shí)間： 2016-11-21
上傳用戶：zl5712176
主時(shí)鐘為15.36MHz的帶選通的8位輸出分頻器，可得到100Hz,120Hz,1kHz,10kHz的頻率
標(biāo)簽： 15.36 MHz 主時(shí)鐘 8位
上傳時(shí)間： 2016-11-28
上傳用戶：lizhen9880
藍(lán)球計(jì)時(shí)器方案，詳細(xì)的電路分析，和程序說(shuō)明，適合初學(xué)者
標(biāo)簽： 計(jì)時(shí)器 方案
上傳時(shí)間： 2014-01-20
上傳用戶：小儒尼尼奧
編譯器設(shè)計(jì) Analysis-Synthesis Model 分析Analysis: 原始程式轉(zhuǎn)換成階層結(jié)構(gòu)稱為樹(tree)，語(yǔ)法樹(syntax tree) 合成Synthesis: 產(chǎn)生目標(biāo)碼
標(biāo)簽： Analysis-Synthesis Analysis Model tree
上傳時(shí)間： 2016-12-01
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