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設(shè)計技術(shù)

  • 電壓互感器的現(xiàn)代設(shè)計方法研究.rar

    目前,在電壓互感器設(shè)計中,雖有人進(jìn)行過可靠性設(shè)計利優(yōu)化設(shè)計方面的研究,但采用的方法仍為傳統(tǒng)方法.本文采用現(xiàn)代設(shè)計方法,它將有限元分析、可靠性設(shè)計技術(shù)利優(yōu)化設(shè)計技術(shù)有機(jī)的結(jié)合起來,因此采用現(xiàn)代設(shè)計方法得到的方案比利用傳統(tǒng)設(shè)計方法設(shè)計出的方案更加經(jīng)濟(jì)合理.首先,本文簡單介紹了電壓互感器的原理,描述了電壓互感器的分類、基本參數(shù)和誤差分析.第二,本文研究了電磁場有限元分析原理,介紹了麥克斯韋方程和電磁場微分方程.本文采用大型通用有限元分析軟件ANSYS對電壓互感器進(jìn)行二維電磁場有限元分析,對電壓互感器建立了有限元數(shù)學(xué)模型和網(wǎng)格剖分,對有限元模型加載了邊界條件并進(jìn)行了求解.研究了二維磁場分析單元PLANE53單元利電路模擬單元CIRCU124單元的特點(diǎn)及使用方法.第三,對電壓互感器的瓷套部分進(jìn)行了可靠性設(shè)計.瓷套所受的彎曲負(fù)荷應(yīng)力很多,主要包括:風(fēng)力負(fù)荷產(chǎn)生的彎曲應(yīng)力,地震負(fù)荷產(chǎn)生的彎曲應(yīng)力,產(chǎn)品運(yùn)輸中傾斜產(chǎn)生的彎曲應(yīng)力.本文研究了瓷套的應(yīng)力分布的確定方法,將多種應(yīng)力疊加在一起,推出了應(yīng)力分布參數(shù)的計算公式.瓷套的應(yīng)力、強(qiáng)度利各設(shè)計變量均可認(rèn)為服從正態(tài)分布,在設(shè)計時作為正態(tài)分布變量處理.本文應(yīng)用應(yīng)力-強(qiáng)度干涉理論,對電壓互感器瓷套的可靠性設(shè)計方法進(jìn)行了研究.第四,研究了ANSYS軟件的優(yōu)化設(shè)計模塊,研究了采用ANSYS軟件進(jìn)行優(yōu)化設(shè)計的步驟和優(yōu)化工具及方法.利用ANSYS軟件的參數(shù)化設(shè)計語言與其OPT模塊,實(shí)現(xiàn)了有限元數(shù)值計算與優(yōu)化設(shè)計的有機(jī)結(jié)合.并以額定一次電壓35KV,額定二次電壓100V,額定頻率50HZ的電壓互感器為例,進(jìn)行了有限元分析計算利優(yōu)化設(shè)計.根據(jù)電壓互感器產(chǎn)品設(shè)計的實(shí)際情況,確定設(shè)計變量為繞組導(dǎo)線規(guī)格和鐵心結(jié)構(gòu)尺寸.優(yōu)化循環(huán)結(jié)束以后,可以選擇列出所有參數(shù)的數(shù)值,也可以只列出優(yōu)化變量,可以用圖顯示指定的參數(shù)隨序列號的變化情況,通過多方案的比較,得到最優(yōu)方案.將現(xiàn)代設(shè)計方法應(yīng)用于生產(chǎn)廠家,可節(jié)省研究開支,大大縮短開發(fā)周期,減少計算誤差,減少試驗(yàn)費(fèi)用,降低成本,提高產(chǎn)品的可靠性,因此本項(xiàng)目的研究具有良好的經(jīng)濟(jì)效益和社會效益.

    標(biāo)簽: 電壓互感器 設(shè)計方法

    上傳時間: 2013-06-10

    上傳用戶:tuilp1a

  • 三相異步起動永磁同步電動機(jī)的優(yōu)化設(shè)計.rar

    異步起動永磁同步電動機(jī)有別于調(diào)速永磁同步電動機(jī),轉(zhuǎn)子上設(shè)有起動繞組,具有在某一頻率和電壓下的自行起動能力,同傳統(tǒng)的三相感應(yīng)電動機(jī)相比,具有在寬負(fù)載范圍內(nèi)效率高、功率因數(shù)高的優(yōu)點(diǎn),符合國家“節(jié)能環(huán)保”的指導(dǎo)方向,有廣泛的應(yīng)用前景。 這種電機(jī)自問世以來,就受到普遍關(guān)注與重視,經(jīng)過二十幾年的研究與發(fā)展,三相異步起動永磁同步電動機(jī)的設(shè)計技術(shù)逐漸成熟,并且已經(jīng)開始被用于某些工業(yè)場合,但由于轉(zhuǎn)子磁路結(jié)構(gòu)相對復(fù)雜,電動機(jī)的優(yōu)化設(shè)計方法尚不完善,因而一直以來未得到大范圍內(nèi)的推廣和應(yīng)用。 本課題以此為切入點(diǎn),以小功率三相異步起動永磁同步電動機(jī)的批量生產(chǎn)為目標(biāo),本著轉(zhuǎn)子結(jié)構(gòu)盡可能簡單、加工工藝盡可能簡化、同時電機(jī)性能盡可能提高的原則,對異步起動永磁同步電動機(jī)的優(yōu)化設(shè)計方法進(jìn)行研究。在研究過程中,作者應(yīng)用Maxwell、Magneforce和Magnet等電機(jī)設(shè)計仿真軟件,系統(tǒng)分析了永磁體的嵌放深度、定轉(zhuǎn)子的齒槽配合、以及定轉(zhuǎn)子的磁路飽和等問題對電機(jī)性能的影響,最終設(shè)計并制成一臺容量為1.1kW的四極徑向磁路式異步起動永磁同步電動機(jī),樣機(jī)的性能測試實(shí)驗(yàn)結(jié)果與仿真所得結(jié)果吻合,成本預(yù)算與各方面性能指標(biāo)均滿足設(shè)計需求。 在樣機(jī)制成后,作者進(jìn)一步對樣機(jī)的設(shè)計進(jìn)行了優(yōu)化,實(shí)驗(yàn)結(jié)果證明所設(shè)計異步起動永磁同步電動機(jī)完全可以替代同規(guī)格的1.1kW,Y90S-4感應(yīng)電動機(jī)。

    標(biāo)簽: 三相異步 起動 永磁同步電動機(jī)

    上傳時間: 2013-07-31

    上傳用戶:壞壞的華仔

  • 高速低壓低功耗CMOSBiCMOS運(yùn)算放大器設(shè)計.rar

    近年來,以電池作為電源的微電子產(chǎn)品得到廣泛使用,因而迫切要求采用低電源電壓的模擬電路來降低功耗。目前低電壓、低功耗的模擬電路設(shè)計技術(shù)正成為微電子行業(yè)研究的熱點(diǎn)之一。 在模擬集成電路中,運(yùn)算放大器是最基本的電路,所以設(shè)計低電壓、低功耗的運(yùn)算放大器非常必要。在實(shí)現(xiàn)低電壓、低功耗設(shè)計的過程中,必須考慮電路的主要性能指標(biāo)。由于電源電壓的降低會影響電路的性能,所以只實(shí)現(xiàn)低壓、低功耗的目標(biāo)而不實(shí)現(xiàn)優(yōu)良的性能(如高速)是不大妥當(dāng)?shù)摹?論文對國內(nèi)外的低電壓、低功耗模擬電路的設(shè)計方法做了廣泛的調(diào)查研究,分析了這些方法的工作原理和各自的優(yōu)缺點(diǎn),在吸收這些成果的基礎(chǔ)上設(shè)計了一個3.3 V低功耗、高速、軌對軌的CMOS/BiCMOS運(yùn)算放大器。在設(shè)計輸入級時,選擇了兩級直接共源一共柵輸入級結(jié)構(gòu);為穩(wěn)定運(yùn)放輸出共模電壓,設(shè)計了共模負(fù)反饋電路,并進(jìn)行了共模回路補(bǔ)償;在偏置電路設(shè)計中,電流鏡負(fù)載并不采用傳統(tǒng)的標(biāo)準(zhǔn)共源-共柵結(jié)構(gòu),而是采用適合在低壓工況下的低壓、寬擺幅共源-共柵結(jié)構(gòu);為了提高效率,在設(shè)計時采用了推挽共源極放大器作為輸出級,輸出電壓擺幅基本上達(dá)到了軌對軌;并采用帶有調(diào)零電阻的密勒補(bǔ)償技術(shù)對運(yùn)放進(jìn)行頻率補(bǔ)償。 采用標(biāo)準(zhǔn)的上華科技CSMC 0.6μpm CMOS工藝參數(shù),對整個運(yùn)放電路進(jìn)行了設(shè)計,并通過了HSPICE軟件進(jìn)行了仿真。結(jié)果表明,當(dāng)接有5 pF負(fù)載電容和20 kΩ負(fù)載電阻時,所設(shè)計的CMOS運(yùn)放的靜態(tài)功耗只有9.6 mW,時延為16.8ns,開環(huán)增益、單位增益帶寬和相位裕度分別達(dá)到82.78 dB,52.8 MHz和76°,而所設(shè)計的BiCMOS運(yùn)放的靜態(tài)功耗達(dá)到10.2 mW,時延為12.7 ns,開環(huán)增益、單位增益帶寬和相位裕度分別為83.3 dB、75 MHz以及63°,各項(xiàng)技術(shù)指標(biāo)都達(dá)到了設(shè)計要求。

    標(biāo)簽: CMOSBiCMOS 低壓 低功耗

    上傳時間: 2013-06-29

    上傳用戶:saharawalker

  • 數(shù)字邏輯電路的ASIC設(shè)計.pdf.rar

    書名:數(shù)字邏輯電路的ASIC設(shè)計/實(shí)用電子電路設(shè)計叢書 作者:(日)小林芳直 著,蔣民 譯,趙寶瑛 校 出版社:科學(xué)出版社 原價:30.00 出版日期:2004-9-1 ISBN:9787030133960 字?jǐn)?shù):348000 頁數(shù):293 印次: 版次:1 紙張:膠版紙 開本: 商品標(biāo)識:8901735 編輯推薦 -------------------------------------------------------------------------------- 內(nèi)容提要 -------------------------------------------------------------------------------- 本書是“實(shí)用電子電路設(shè)計叢書”之一。本書以實(shí)現(xiàn)高速高可靠性的數(shù)字系統(tǒng)設(shè)計為目標(biāo),以完全同步式電路為基礎(chǔ),從技術(shù)實(shí)現(xiàn)的角度介紹ASIC邏輯電路設(shè)計技術(shù)。內(nèi)容包括:邏輯門電路、邏輯壓縮、組合電路、Johnson計數(shù)器、定序器設(shè)計及應(yīng)用等,并介紹了實(shí)現(xiàn)最佳設(shè)計的各種工程設(shè)計方法。 本書可供信息工程、電子工程、微電子技術(shù)、計算技術(shù)、控制工程等領(lǐng)域的高等院校師生及工程技術(shù)人員、研制開發(fā)人員學(xué)習(xí)參考。 目錄 -------------------------------------------------------------------------------- 第1章 ASIC=同步式設(shè)計=更高可靠性設(shè)計方法的實(shí)現(xiàn) 1.1 面向高性能系統(tǒng)的設(shè)計 1.2 同步電路的不足 1.3 同步電路設(shè)計 1.4 ASIC機(jī)能設(shè)計方法有待思考的地方 第2章 邏輯門電路詳解 2.1 邏輯門電路的最基本的知識 2.2 加法電路及其構(gòu)成方法 2.3 其他輸入信號為3位的邏輯單元 2.4 復(fù)合邏輯門電路的調(diào)整 第3章 邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項(xiàng)的方法 3.2 奎恩·麥克拉斯基法 第4章 組合電路設(shè)計 4.1 選擇器、解碼器、編碼器 4.2 比較和運(yùn)算電路的設(shè)計 第5章 計數(shù)器電路的設(shè)計 5.1 計數(shù)器設(shè)計的基礎(chǔ) 5.2 各種各樣的計數(shù)器設(shè)計 5.3 LFSR(M系列發(fā)生器)的設(shè)計 第6章 江遜計數(shù)器 6.1 設(shè)計高可靠性的江遜計數(shù)器 6.2 沖刷順序的組成 第7章 定序器設(shè)計 7.1 定序器電路設(shè)計的基礎(chǔ)知識 7.2 把江遜計數(shù)器制作成狀態(tài)機(jī) 7.3 一比特?zé)嵛粻顟B(tài)機(jī)與江遜狀態(tài)機(jī) 7.4 跳躍動作的設(shè)計 第8章 定序器的高可靠化技術(shù) 8.1 高可靠性定序器概述 8.2 關(guān)注高可靠性江遜狀態(tài)機(jī) 第9章 定序器的應(yīng)用設(shè)計 9.1 軟件處理與硬件處理 9.2 自動扶梯的設(shè)計 9.3 信號機(jī)的設(shè)計 9.4 數(shù)碼存錢箱的設(shè)計 9.5 數(shù)字鎖相環(huán)的設(shè)計 第10章 實(shí)現(xiàn)最佳設(shè)計的方法 10.1 如何杜絕運(yùn)行錯誤的產(chǎn)生 10.2 16位乘法器的電路整定 10.3 冒泡分類器(bubble sorter)的電路設(shè)定 參考文獻(xiàn)

    標(biāo)簽: ASIC 數(shù)字邏輯電路

    上傳時間: 2013-06-15

    上傳用戶:龍飛艇

  • 設(shè)計技術(shù)規(guī)范.rar

    華為的電子產(chǎn)品熱設(shè)計規(guī)范,從理論到實(shí)踐,非常經(jīng)典、實(shí)用!!

    標(biāo)簽: 熱設(shè)計 技術(shù)規(guī)范

    上傳時間: 2013-04-24

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  • MP3音頻解碼器的FPGA原型芯片設(shè)計與實(shí)現(xiàn).rar

    MP3音樂是目前最為流行的音樂格式,因其音質(zhì)、復(fù)雜度與壓縮比的完美折中,占據(jù)著廣闊的市場,不僅在互聯(lián)網(wǎng)上廣為流傳,而且在便攜式設(shè)備領(lǐng)域深受人們喜愛。本文以MPEG-1的MP3音頻解碼器為研究對象,在實(shí)時性、面積等約束條件下,研究MP3解碼電路的設(shè)計方法,實(shí)現(xiàn)FPGA原型芯片,研究MP3原型芯片的驗(yàn)證方法。 論文的主要貢獻(xiàn)如下: (1)使用算法融合方法合并MP3解碼過程的相關(guān)步驟,以減少緩沖區(qū)存儲單元的容量和訪存次數(shù)。如把重排序步驟融合到反量化模塊,可以減少一半的讀寫RAM操作;把IMDCT模塊內(nèi)部的三個算法步驟融合在一起進(jìn)行設(shè)計,可以省去存儲中間計算結(jié)果的緩存區(qū)單元。 (2)反量化、立體聲處理等模塊中,采用流水線設(shè)計技術(shù),設(shè)置寄存器把較長的組合邏輯路徑隔開,提高了電路的性能和可靠性;使用連續(xù)訪問公共緩存技術(shù),合理規(guī)劃各計算子模塊的工作時序,將數(shù)據(jù)計算的時間隱藏在訪存過程中;充分利用頻率線的零值區(qū)特性,有效地減少數(shù)據(jù)計算量,加快了數(shù)據(jù)處理的速度。 (3)設(shè)計了MP3硬件解碼器的FPGA原型芯片。采用Verilog HDL硬件描述語言設(shè)計RTL級電路,完成功能仿真,以Altera公司Stratix II系列的EP2S180 FPGA開發(fā)板為平臺,實(shí)現(xiàn)MP3解碼器的FPGA原型芯片。MP3硬件解碼器在Stratix II EP2S180器件內(nèi)的資源利用率約為5%,其中組合邏輯查找表ALUT為7189個,寄存器共有4024個,系統(tǒng)頻率可達(dá)69.6MHz,充分滿足了MP3解碼過程的實(shí)時性要求。實(shí)驗(yàn)結(jié)果表明,MP3音頻解碼FPGA原型芯片可正常播放聲音,解碼音質(zhì)良好。

    標(biāo)簽: FPGA MP3 音頻解碼器

    上傳時間: 2013-07-01

    上傳用戶:xymbian

  • FPGA芯片關(guān)鍵電路設(shè)計.rar

    現(xiàn)場可編程門陣列(FPGA)器件是能通過對其進(jìn)行編程實(shí)現(xiàn)具有用戶規(guī)定功能的電路,特別適合集成電路的新品開發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來,F(xiàn)PGA的發(fā)展非常迅速,但目前國內(nèi)廠商所使用的FPGA芯片主要還是從國外進(jìn)口,這種狀況除了給生產(chǎn)廠家?guī)砗艽蟮某杀緣毫σ酝猓瑫r也影響到國家信息產(chǎn)業(yè)的保密和安全問題,因此在國內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢。 基于上述現(xiàn)實(shí)狀況及國內(nèi)市場的巨大需求,中國電子科技集團(tuán)公司第58研究所近年來對FPGA進(jìn)行了專項(xiàng)研究,本論文正是作為58所專項(xiàng)的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計技術(shù),并進(jìn)行了實(shí)際的FPGA器件設(shè)計,研究工作的重點(diǎn)是在華潤上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進(jìn)行具有6000有效門的FPGA的電路設(shè)計與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu),就可編程邏輯器件的發(fā)展過程及其器件分類,對可編程只讀存儲器、現(xiàn)場可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點(diǎn)進(jìn)行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類及它的編程技術(shù),另外還闡述了FPGA的集成度和速率等相關(guān)問題。并根據(jù)實(shí)際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù),在華潤上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上,進(jìn)行一款FPGA芯片的設(shè)計研究工作。進(jìn)行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計,并用CMOS邏輯和NMOS傳輸管邏輯實(shí)現(xiàn)了函數(shù)發(fā)生器、快速進(jìn)位鏈和觸發(fā)器的電路設(shè)計,并對其進(jìn)行了仿真,達(dá)到了預(yù)期的目標(biāo)。

    標(biāo)簽: FPGA 芯片 電路設(shè)計

    上傳時間: 2013-08-01

    上傳用戶:baitouyu

  • 基于NiosⅡ的FPGACPU調(diào)試技術(shù)研究.rar

    本文研究了基于Nios Ⅱ的FPGA-CPU調(diào)試技術(shù)。論文研究了NiosⅡ嵌入式軟核處理器的特性;實(shí)現(xiàn)了以Nios Ⅱ嵌入式處理器為核心的FPGA-CPU調(diào)試系統(tǒng)的軟、硬件設(shè)計;對兩種不同類型的FPGA-CPU進(jìn)行了實(shí)際調(diào)試,對實(shí)驗(yàn)數(shù)據(jù)進(jìn)行了分析。 在硬件方面,為了控制和檢測FPGA-CPU,設(shè)計并實(shí)現(xiàn)了FPGA-CPU的控制電路、FPGA-CPU的內(nèi)部通用寄存器組掃描電路、存儲器電路等;完成了各種外圍設(shè)備接口的設(shè)計;實(shí)現(xiàn)了調(diào)試系統(tǒng)的整體設(shè)計。 在軟件方面,設(shè)計了調(diào)試監(jiān)控軟件,完成了對FPGA-CPU運(yùn)行的控制和信號狀態(tài)的監(jiān)測。這些信號包括地址和數(shù)據(jù)總線以及各種寄存器的數(shù)據(jù)等;實(shí)現(xiàn)了多種模式下的FPGA-CPU調(diào)試支持單時鐘調(diào)試、單步調(diào)試和軟件斷點(diǎn)多種調(diào)試模式。此外,設(shè)計了專用的編譯軟件,實(shí)現(xiàn)了基于不同指令系統(tǒng)的偽匯編程序編譯,提高了調(diào)試效率。 本文作者在實(shí)現(xiàn)了FPGA-CPU調(diào)試系統(tǒng)基礎(chǔ)上,對兩種指令系統(tǒng)不同、結(jié)構(gòu)迥異的FPGA-CPU進(jìn)行實(shí)際調(diào)試。調(diào)試結(jié)果表明,這種基于IP核的可復(fù)用設(shè)計技術(shù),能夠在一個FPGA芯片內(nèi)實(shí)現(xiàn)調(diào)試系統(tǒng)和FPGA-CPU的無縫連接,能夠有效地調(diào)試FPGA-CPU。

    標(biāo)簽: FPGACPU Nios 調(diào)試

    上傳時間: 2013-08-04

    上傳用戶:zhch602

  • 基于FPGA的8051單片機(jī)IP核設(shè)計及應(yīng)用.rar

    單片微型計算機(jī)(單片機(jī))是將微處理器CPU、程序存儲器、數(shù)據(jù)存儲器、定時/計數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機(jī)具有專門為嵌入式系統(tǒng)設(shè)計的體系結(jié)構(gòu)與指令系統(tǒng),所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機(jī)是我國目前應(yīng)用最廣的單片機(jī)之一。 隨著可編程邏輯器件設(shè)計技術(shù)的發(fā)展,每個邏輯器件中門電路的數(shù)量越來越多,一個邏輯器件就可以完成本來要由很多分立邏輯器件和存儲芯片完成的功能。這樣做減少了系統(tǒng)的功耗和成本,提高了性能和可靠性。FPGA就是目前最受歡迎的可編程邏輯器件之一。IP核是將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,設(shè)計成可修改參數(shù)的模塊,讓其他用戶可以直接調(diào)用這些模塊,這樣就大大減輕了工程師的負(fù)擔(dān),避免重復(fù)勞動。隨著FPGA的規(guī)模越來越大,設(shè)計越來越復(fù)雜,使用IP核是一個發(fā)展趨勢。 本課題結(jié)合FPGA與8051單片機(jī)的優(yōu)點(diǎn),主要針對以下三個方面研究: (1)FPGA開發(fā)平臺的硬件實(shí)現(xiàn)選用Xilinx公司的XC3S500E-PQ208-4-C作為核心器件,采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作為片內(nèi)程序存儲器,搭建FPGA的硬件開發(fā)平臺。 (2)用VHDL語言實(shí)現(xiàn)8051IP核分析研究8051系列單片機(jī)內(nèi)部各模塊結(jié)構(gòu)以及各部分的連接關(guān)系,實(shí)現(xiàn)了基于FPGA的8051IP核。主要包括如下幾個模塊:CPU模塊、片內(nèi)數(shù)據(jù)存儲器模塊、定時/計數(shù)器模塊、并行端口模塊、串行端口模塊、中斷處理模塊、同步復(fù)位模塊等。 (3)基于FPGA的8051IP核應(yīng)用用所設(shè)計的8051IP核,實(shí)現(xiàn)了對一個4×4鍵盤的監(jiān)測掃描、鍵盤確認(rèn)、按鍵識別等應(yīng)用。

    標(biāo)簽: FPGA 8051 單片機(jī)

    上傳時間: 2013-06-21

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  • 基于FPGA的SDRAM控制器設(shè)計及應(yīng)用.rar

    在國家重大科學(xué)工程HIRFL-CSR的CSR控制系統(tǒng)中,需要高速數(shù)據(jù)獲取和處理系統(tǒng)。該系統(tǒng)通常采用存儲器作為數(shù)據(jù)緩沖存儲。同步動態(tài)隨機(jī)存儲器SDRAM憑借其集成度高、功耗低、可靠性高、處理能力強(qiáng)等優(yōu)勢成為最佳選擇。但是SDRAM卻具有復(fù)雜的時序,為了降低成本,所以采用目前很為流行的EDA技術(shù),選擇可編程邏輯器件中廣泛使用的現(xiàn)場可編程門陣列FPGA,使用硬件描述語言VHDL,遵循先進(jìn)的自頂向下的設(shè)計思想實(shí)現(xiàn)對SDRAM控制器的設(shè)計。 論文引言部分簡單介紹了CSR控制系統(tǒng),指出論文的課題來源與實(shí)際意義。第二章首先介紹了存儲器的概況與性能指標(biāo),其次較為詳細(xì)介紹了動態(tài)存儲器DRAM的基本時序,最后對同步動態(tài)隨機(jī)存儲器SDRAM進(jìn)行詳盡論述,包括性能、特點(diǎn)、結(jié)構(gòu)以及最為重要的一些操作和時序。第三、四章分別論述本課題的SDRAM控制器硬件與軟件設(shè)計,重點(diǎn)介紹了具體芯片與FPGA設(shè)計技術(shù)。第五章為該SDRAM控制器在CsR控制系統(tǒng)中的一個經(jīng)典應(yīng)用,即同步事例處理器。最后對FPGA技術(shù)進(jìn)行總結(jié)與展望。 本論文完整論述了控制器的設(shè)計原理和具體實(shí)現(xiàn)。從測試的結(jié)果來看,本控制器無論從結(jié)構(gòu)上,還是軟硬件上設(shè)計均滿足了工程實(shí)際要求。

    標(biāo)簽: SDRAM FPGA 制器設(shè)計

    上傳時間: 2013-07-19

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