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超聲測(cè)距技術(shù)(shù)

演算法是指利用電腦解決問(wèn)題所需要的具體方法和步驟。也就是說(shuō)給定初始狀態(tài)或輸入數(shù)據(jù)

演算法是指利用電腦解決問(wèn)題所需要的具體方法和步驟。也就是說(shuō)給定初始狀態(tài)或輸入數(shù)據(jù)，經(jīng)過(guò)電腦程序的有限次運(yùn)算，能夠得出所要求或期望的終止?fàn)顟B(tài)或輸出數(shù)據(jù)。本書(shū)介紹電腦科學(xué)中重要的演算法及其分析與設(shè)計(jì)技術(shù)

標(biāo)簽： 算法

上傳時(shí)間： 2017-06-09

上傳用戶(hù)：wys0120
FLIR 雷達(dá)產(chǎn)品簡(jiǎn)介

文件中詳細(xì)介紹 FLIR 雷達(dá)產(chǎn)品的各項(xiàng)技術(shù)數(shù)據(jù)

標(biāo)簽： FLIR 雷達(dá)

上傳時(shí)間： 2015-03-18

上傳用戶(hù)：戴斗笠的神秘人
FLIR 雷達(dá) 重要技術(shù)單元

文件中詳細(xì)列舉出FLIR雷達(dá)產(chǎn)品所使用的頻率波段以及發(fā)射功率資訊！

標(biāo)簽： FLIR 雷達(dá)

上傳時(shí)間： 2015-03-18

上傳用戶(hù)：戴斗笠的神秘人
ESD Protection in CMOS ICs

在互補(bǔ)式金氧半(CMOS)積體電路中，隨著量產(chǎn)製程的演進(jìn)，元件的尺寸已縮減到深次微米(deep-submicron)階段，以增進(jìn)積體電路(IC)的性能及運(yùn)算速度，以及降低每顆晶片的製造成本。但隨著元件尺寸的縮減，卻出現(xiàn)一些可靠度的問(wèn)題。在次微米技術(shù)中，為了克服所謂熱載子(Hot-Carrier)問(wèn)題而發(fā)展出 LDD(Lightly-Doped Drain) 製程與結(jié)構(gòu); 為了降低 CMOS 元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發(fā)展出 Silicide 製程; 為了降低 CMOS 元件閘級(jí)的寄生電阻 Rg，而發(fā)展出 Polycide 製程 ; 在更進(jìn)步的製程中把 Silicide 與 Polycide 一起製造，而發(fā)展出所謂 Salicide 製程

標(biāo)簽： Protection CMOS ESD ICs in

上傳時(shí)間： 2020-06-05

上傳用戶(hù)：shancjb
:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測(cè)算出你的內(nèi)心感應(yīng)”

:::::::讀心術(shù)::::::: “吉普賽人祖?zhèn)鞯纳衿孀x心術(shù).它能測(cè)算出你的內(nèi)心感應(yīng)”

標(biāo)簽：

上傳時(shí)間： 2015-08-27

上傳用戶(hù)：s363994250
適合初學(xué)者學(xué)習(xí)使用與學(xué)習(xí)的範(fàn)例.包含範(fàn)圍. 1.RPG行走模式 2.npc置放方法. 3.外部地圖的讀入方式.使用-字串-讀入. 4.物件化的邊界判斷！ 5.超簡(jiǎn)潔邊界與碰撞偵測(cè) 使物

適合初學(xué)者學(xué)習(xí)使用與學(xué)習(xí)的範(fàn)例.包含範(fàn)圍. 1.RPG行走模式 2.npc置放方法. 3.外部地圖的讀入方式.使用-字串-讀入. 4.物件化的邊界判斷！ 5.超簡(jiǎn)潔邊界與碰撞偵測(cè) 使物件化產(chǎn)生的npc依然保有邊界判斷的能力而不是只仰賴(lài)主程式的碰撞偵測(cè). 此亦為完整使用物件的概念.故易於學(xué)習(xí). 使用game api支援！故延伸性非常高～請(qǐng)使用sun J2ME Wireless Toolkit運(yùn)行（直接將本資料夾置入Wireless Toolkit裡的apps資料夾即可）

標(biāo)簽： RPG npc 模式方式

上傳時(shí)間： 2014-01-01

上傳用戶(hù)：gengxiaochao
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線(xiàn)路；多層板之上、下兩層線(xiàn)路及內(nèi)層走線(xiàn)皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線(xiàn)13. Grid : 佈線(xiàn)時(shí)的走線(xiàn)格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠(chǎng)ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠(chǎng)商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-10-22

上傳用戶(hù)：pei5
pcb layout design(臺(tái)灣硬件工程師15年經(jīng)驗(yàn)

PCB LAYOUT 術(shù)語(yǔ)解釋(TERMS)1. COMPONENT SIDE(零件面、正面)︰大多數(shù)零件放置之面。2. SOLDER SIDE(焊錫面、反面)。3. SOLDER MASK(止焊膜面)︰通常指Solder Mask Open 之意。4. TOP PAD︰在零件面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。5. BOTTOM PAD：在銲錫面上所設(shè)計(jì)之零件腳PAD，不管是否鑽孔、電鍍。6. POSITIVE LAYER：?jiǎn)巍㈦p層板之各層線(xiàn)路；多層板之上、下兩層線(xiàn)路及內(nèi)層走線(xiàn)皆屬之。7. NEGATIVE LAYER：通常指多層板之電源層。8. INNER PAD：多層板之POSITIVE LAYER 內(nèi)層PAD。9. ANTI-PAD：多層板之NEGATIVE LAYER 上所使用之絕緣範(fàn)圍，不與零件腳相接。10. THERMAL PAD：多層板內(nèi)NEGATIVE LAYER 上必須零件腳時(shí)所使用之PAD，一般稱(chēng)為散熱孔或?qū)住?1. PAD (銲墊)：除了SMD PAD 外，其他PAD 之TOP PAD、BOTTOM PAD 及INNER PAD 之形狀大小皆應(yīng)相同。12. Moat : 不同信號(hào)的 Power& GND plane 之間的分隔線(xiàn)13. Grid : 佈線(xiàn)時(shí)的走線(xiàn)格點(diǎn)2. Test Point : ATE 測(cè)試點(diǎn)供工廠(chǎng)ICT 測(cè)試治具使用ICT 測(cè)試點(diǎn) LAYOUT 注意事項(xiàng):PCB 的每條TRACE 都要有一個(gè)作為測(cè)試用之TEST PAD(測(cè)試點(diǎn))，其原則如下：1. 一般測(cè)試點(diǎn)大小均為30-35mil，元件分布較密時(shí)，測(cè)試點(diǎn)最小可至30mil.測(cè)試點(diǎn)與元件PAD 的距離最小為40mil。2. 測(cè)試點(diǎn)與測(cè)試點(diǎn)間的間距最小為50-75mil，一般使用75mil。密度高時(shí)可使用50mil,3. 測(cè)試點(diǎn)必須均勻分佈於PCB 上，避免測(cè)試時(shí)造成板面受力不均。4. 多層板必須透過(guò)貫穿孔(VIA)將測(cè)試點(diǎn)留於錫爐著錫面上(Solder Side)。5. 測(cè)試點(diǎn)必需放至於Bottom Layer6. 輸出test point report(.asc 檔案powerpcb v3.5)供廠(chǎng)商分析可測(cè)率7. 測(cè)試點(diǎn)設(shè)置處:Setup􀃆pads􀃆stacks

標(biāo)簽： layout design pcb 硬件工程師

上傳時(shí)間： 2013-11-17

上傳用戶(hù)：cjf0304
面向綜合網(wǎng) 絡(luò) 的 JAIN API 將業(yè) 務(wù) 便捷性、網(wǎng) 絡(luò) 匯聚以及安全的網(wǎng) 絡(luò) 接入帶給電話(huà) 和數(shù) 據(jù) 網(wǎng) 絡(luò)。JAIN 技術(shù) 為公共交換電

面向綜合網(wǎng) 絡(luò) 的 JAIN API 將業(yè) 務(wù) 便捷性、網(wǎng) 絡(luò) 匯聚以及安全的網(wǎng) 絡(luò) 接入帶給電話(huà) 和數(shù) 據(jù) 網(wǎng) 絡(luò)。JAIN 技術(shù) 為公共交換電話(huà) 網(wǎng) (PSTN)、IP 網(wǎng) 和無(wú) 線(xiàn) 網(wǎng) 的業(yè) 務(wù) 創(chuàng) 建提供了新水平的抽象能力及相關(guān) 的 Java 接口，使 IP 與 IN (智能網(wǎng)) 的整合成為可能。這被成為綜合網(wǎng)。由于 JAIN API 包含對(duì) 網(wǎng) 絡(luò) 內(nèi) 部資源的安全接入，這就創(chuàng) 造了推出成千上萬(wàn) 新業(yè) 務(wù) 的機(jī) 遇，超越當(dāng) 前實(shí) 現(xiàn) 的數(shù) 十種業(yè) 務(wù)

標(biāo)簽： JAIN API

上傳時(shí)間： 2013-12-22

上傳用戶(hù)：wang0123456789
matlab數(shù)學(xué)建模算法全收錄超清書(shū)簽版

matlab數(shù)學(xué)建模算法全收錄超清書(shū)簽版

標(biāo)簽： matlab 數(shù)學(xué)建模收錄算法

上傳時(shí)間： 2013-05-15

上傳用戶(hù)：eeworm