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路由器

路由器(Router)是連接兩個或多個網絡的硬件設備,在網絡間起網關的作用,是讀取每一個數據包中的地址然后決定如何傳送的專用智能性的網絡設備。它能夠理解不同的協議,例如某個局域網使用的以太網協議,因特網使用的TCP/IP協議。這樣,路由器可以分析各種不同類型網絡傳來的數據包的目的地址,把非TCP/IP網絡的地址轉換成TCP/IP地址,或者反之;再根據選定的路由算法把各數據包按最佳路線傳送到指定位置。所以路由器可以把非TCP/IP網絡連接到因特網上。
  • 2.4G無線路由器 AP模塊 AR9331 PCB工程文件BOM

    本文分享的是無線路由器 AR9331 為主控制芯片。AR9331目前同性能芯片中功耗較低的WIFI芯片,相比其它同類芯片,具有功耗低,發熱量小,性能穩定的特點。該無線 AP模塊型號為AP121,支持 802.11b/g/n。同時,該2.4G 無線路由器支持網絡數據無線收發,包括 WIFI、LAN、WAN數據采集服務,包括 USB、GPIO、I2C、SPI、I2S接口外設。

    標簽: 無線路由器

    上傳時間: 2022-06-18

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  • QCA9531官方無線路由器demo板(原理圖+PCB源文件).

    QCA9531官方無線路由器demo板(原理圖+PCB源文件).

    標簽: 無線路由器 PCB

    上傳時間: 2022-06-19

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  • 基于OPENWRT開源路由器的智能網關系統設計與實現

    針對現有家庭網關設備使用過程中出現的諸多問題,本文使用OpenWRT開源路由器技術,結合眾多家庭網絡中常用傳感器設備,組建了一個家庭網絡硬件平臺,并在此基礎上研究了基于OpenWRT無線路由器的智能網關(OWIG)系統的設計與實現。本文首先闡述了家庭網關技術在智能家居解決方案中的應用現狀,然后分別介紹了本文中用到的家庭網關技術、開源路由器技術以及LuCI WEB技術。接著,本文探討了在OpenWRT路由器上搭建智能家庭網關的需求,并以此為基礎設計了OwIG系統。該系統由以開源路由器為核心的硬件平臺以及以LuCI為基礎架構的軟件平臺兩個部分組成。其中,硬件平臺用于搭建智能網關所在網絡環境:軟件應用平臺用于負責OWIG系統的數據處理以及業務邏輯處理。在實現環節,本文首先設計了OwiG系統的硬件平臺,討論了諸多傳感器設備的連接與傳輸問題。然后設計了OWG系統應用服務框架,并根據軟件應用框架設計了數據預處理模塊和業務邏輯模塊。在數據預處理模塊詳細設計了WEB界面與OpenWRT系統之間的消息處理過程,重點講述了Lua本與OpenwRT內部UCI按口交互的執行流程。在業務邏輯模塊設計過程中,將業務需求劃分成用戶管理模塊、設備管理模塊、文件管理模塊以及應用服務模塊四個部分,然后分別針對各個業務邏輯模塊進行了詳細地實現。特別地,針對現有家庭網關流量控制不足的問題,本文在軟件應用平臺設計過程中,結合Linux NETFILTER/IPTABLES防火墻技術和TC流量管理技術,詳細闡述并設計了家長控制功能以及訪客網絡技術的實現。

    標簽: openwrt 路由器 智能網關系統

    上傳時間: 2022-06-22

    上傳用戶:fliang

  • 路由器底層深度透析路由技術原理

    路由器底層深度透析路由技術原理當IP子網中的一臺主機發送IP分組給同一IP子網的另一臺主機時,它將直接把IP分組送到網絡上,對方就能收到。而要送給不同IP于網上的主機時,它要選擇一個能到達目的子網上的路由器,把IP分組送給該路由器,由路由器負責把IP分組送到目的地。如果沒有找到這樣的路由器,主機就把IP分組送給一個稱為“缺省網關(default gateway)”的路由器上。“缺省網關”是每臺主機上的一個配置參數,它是接在同一個網絡上的某個路由器端口的IP地址。路由器轉發IP分組時,只根據IP分組目的IP地址的網絡號部分,選擇合適的端口,把IP分組送出去。同主機一樣,路由器也要判定端口所接的是否是目的子網,如果是,就直接把分組通過端口送到網絡上,否則,也要選擇下一個路由器來傳送分組。路由器也有它的缺省網關,用來傳送不知道往哪兒送的IP分組。

    標簽: 路由器

    上傳時間: 2022-06-27

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  • Mentor PADS 4層路由器產品全套PCB設計實戰教程(共20集)

    第一期 課程介紹、學習方法及元件庫的創建 第二期 路由器原理圖的繪制及編譯檢查 第三期 PCB封裝庫的創建方法及現在封裝調用 第四期 網表導入及模塊化布局設計 第五期 PCB設計規則設置及PCB手工布線 第六期 PCB的DRC檢查、及資料輸出 PADS 4層路由 素材文件.rar

    標簽: 電動工具 產品認證 培訓教材

    上傳時間: 2013-07-27

    上傳用戶:eeworm

  • 基于ZigBee隧道照明無線控制系統研究和設計.rar

    高速公路隧道屬于特殊路段,隧道洞內外環境差別非常大,需要在隧道內設置電光照明,以消除司機的“暗適應"與“明適應’’視覺問題,保證隧道行車安全。而當前的大部分高速公路隧道照明控制系統簡單,照明光源舒適度不高,未根據洞外環境亮度,綜合車速車流量及洞內煙霧濃度等因素,實時調節隧道洞內照明亮度,存在盲目加大隧道照明的亮度的問題,給行車安全帶來隱患,造成能源浪費,不符合設計規范和國家節能的政策要求。 本文介紹了當前隧道照明的發展及照明燈具智能控制的研究狀況,針對當前隧道照明的控制系統存在的問題,給出了基于ZigBee的隧道照明無線控制系統的 架構;分析比較了當前各種隧道照明光源的特點,針對當前普遍采用的高壓鈉燈照明和新興的LED燈照明做了詳細的經濟效益對比,根據系統使用壽命周期內的性價比,選擇大功率LED作為隧道照明燈具;在分析ZigBee協議及組網流程的基礎上,設計了基于ZigBee技術的簇樹型隧道照明無線測控網絡,系統采用CC2430無線模塊作為網絡節點的硬件解決方案,對網絡中的協調器、路由器及終端節點的組網及其數據處理流程進行了詳細設計;設計了利用ZigBee技術作為控制命令和數據傳輸的可調光LED燈具,滿足所提出的控制系統對燈具的要求:針對隧道照明控制參數及燈具光效難以建立精確數學模型的特點,系統采用基于專家經驗的隧道照明的模糊控制算法,設計了隧道照明控制程序,并嵌入到利用WinCC設計的隧道照明的控制系統中。論文最后對所設計的系統進行了測試,驗證了系統的可行性。

    標簽: ZigBee 隧道照明 無線控制

    上傳時間: 2013-04-24

    上傳用戶:gundamwzc

  • 基于FPGA的甚短距離高速并行光傳輸系統研究

    甚短距離傳輸(VSR)是一種用于短距離(約300 m~600m)內進行數據傳輸的光傳輸技術.它主要應用于網絡中的交換機、核心路由器(CR)、光交叉連接設備(OXC)、分插復用器(ADM)和波分復用(WDM)終端等不同層次設備之間的互連,具有構建方便、性能穩定和成本低等優點,是光通信技術發展的一個全新領域,逐漸成為國際通用的標準技術,成為全光網的一個重要組成部分. 本文深入研究了VSR并行光傳輸系統,完成了VSR技術的核心部分--轉換器子系統的設計與實現,使用現場可編程陣列FPGA(Field Programmable GateArray)來完成轉換器電路的設計和功能實現.深入研究現有VSR4-1.0和VSR4-3.0兩種并行傳輸標準,在其技術原理的基礎上,提出新的VSR并行方案,提高了多模光纖帶的信道利用率,充分利用系統總吞吐量大的優勢,為將來向更高速率升級提供了依據.根據萬兆以太網的技術特點和傳輸要求,提出并設計了用VSR技術實現局域和廣域萬兆以太網在較短距離上的高速互連的系統方案,成功地將VSR技術移植到萬兆以太網上,實現低成本、構建方便和性能穩定的高速短距離傳輸. 本文所有的設計均在Altera Stratix GX系列FPGA的EP1SGX25F1020C7上實現,采用Altera的Quartus Ⅱ開發工具和 Verilog HDL硬件描述語言完成了VSR4-1.0轉換器集成電路和萬兆以太網的SERDES的設計和仿真,并給出了各模塊的電路結構和仿真結果.仿真的結果表明,所有的設計均能正確的實現各自的功能,完全能夠滿足10Gb/s高速并行傳輸系統的要求.

    標簽: FPGA 短距離 光傳輸 高速并行

    上傳時間: 2013-07-14

    上傳用戶:han0097

  • 采用FPGA實現基于ATCA架構的2.5Gbps串行背板接口

    當前,在系統級互連設計中高速串行I/O技術迅速取代傳統的并行I/O技術正成為業界趨勢。人們已經意識到串行I/O“潮流”是不可避免的,因為在高于1Gbps的速度下,并行I/O方案已經達到了物理極限,不能再提供可靠和經濟的信號同步方法。基于串行I/O的設計帶來許多傳統并行方法所無法提供的優點,包括:更少的器件引腳、更低的電路板空間要求、減少印刷電路板(PCB)層數、PCB布局布線更容易、接頭更小、EMI更少,而且抵抗噪聲的能力也更好。高速串行I/O技術正被越來越廣泛地應用于各種系統設計中,包括PC、消費電子、海量存儲、服務器、通信網絡、工業計算和控制、測試設備等。迄今業界已經發展出了多種串行系統接口標準,如PCI Express、串行RapidIO、InfiniBand、千兆以太網、10G以太網XAUI、串行ATA等等。 Aurora協議是為私有上層協議或標準上層協議提供透明接口的串行互連協議,它允許任何數據分組通過Aurora協議封裝并在芯片間、電路板間甚至機箱間傳輸。Aurora鏈路層協議在物理層采用千兆位串行技術,每物理通道的傳輸波特率可從622Mbps擴展到3.125Gbps。Aurora還可將1至16個物理通道綁定在一起形成一個虛擬鏈路。16個通道綁定而成的虛擬鏈路可提供50Gbps的傳輸波特率和最大40Gbps的全雙工數據傳輸速率。Aurora可優化支持范圍廣泛的應用,如太位級路由器和交換機、遠程接入交換機、HDTV廣播系統、分布式服務器和存儲子系統等需要極高數據傳輸速率的應用。 傳統的標準背板如VME總線和CompactPCI總線都是采用并行總線方式。然而對帶寬需求的不斷增加使新興的高速串行總線背板正在逐漸取代傳統的并行總線背板。現在,高速串行背板速率普遍從622Mbps到3.125Gbps,甚至超過10Gbps。AdvancedTCA(先進電信計算架構)正是在這種背景下作為新一代的標準背板平臺被提出并得到快速的發展。它由PCI工業計算機制造商協會(PICMG)開發,其主要目的是定義一種開放的通信和計算架構,使它們能被方便而迅速地集成,滿足高性能系統業務的要求。ATCA作為標準串行總線結構,支持高速互聯、不同背板拓撲、高信號密度、標準機械與電氣特性、足夠步線長度等特性,滿足當前和未來高系統帶寬的要求。 采用FPGA設計高速串行接口將為設計帶來巨大的靈活性和可擴展能力。Xilinx Virtex-IIPro系列FPGA芯片內置了最多24個RocketIO收發器,提供從622Mbps到3.125Gbps的數據速率并支持所有新興的高速串行I/O接口標準。結合其強大的邏輯處理能力、豐富的IP核心支持和內置PowerPC處理器,為企業從并行連接向串行連接的過渡提供了一個理想的連接平臺。 本文論述了采用Xilinx Virtex-IIPro FPGA設計傳輸速率為2.5Gbps的高速串行背板接口,該背板接口完全符合PICMG3.0規范。本文對串行高速通道技術的發展背景、現狀及應用進行了簡要的介紹和分析,詳細分析了所涉及到的主要技術包括線路編解碼、控制字符、逗點檢測、擾碼、時鐘校正、通道綁定、預加重等。同時對AdvancedTCA規范以及Aurora鏈路層協議進行了分析, 并在此基礎上給出了FPGA的設計方法。最后介紹了基于Virtex-IIPro FPGA的ATCA接口板和MultiBERT設計工具,可在標準ATCA機框內完成單通道速率為2.5Gbps的全網格互聯。

    標簽: FPGA ATCA Gbps 2.5

    上傳時間: 2013-05-29

    上傳用戶:frank1234

  • 基于ARM和PSD的微小位移測量系統的設計

    隨著電子技術的快速發展,嵌入式系統已經成為熱點。嵌入式系統大量應用在自動控制、工業設備和家用電器當中。當前應用的產品常以嵌入式處理器的形式出現,常用的如PDA、交換機、路由器等。嵌入式的廣泛應用大大提高了人們的生活水平。位置敏感探測器(Position Sensible Detector)是一種基于半導體PN結橫向光電效應的光電器件。它具有分辨率高、響應速度快、信號處理電路相對簡單等優點。我們經常將PSD應用在與位置、距離、位移、角度的微小測量有關的場合。本文選用了一維PSD作為系統的探測器,結合嵌入式技術,將PSD應用于微小位移測量,實現了對微小位移的檢測。 本研究以PSD、ARM、PC機為核心完成了對位移測量系統的設計。以PSD為核心實現了對信號的轉換,利用PSD結合光學三角測量法將位移信號轉換成電壓信號,然后對電壓信號進行放大、濾波等處理之后交由A/D器件進行模數轉換。以ARM為核心,主要實現了對數據的處理,存儲和通信等功能。將取得的數字量信號通過特定的軟件程序編程得到位移信號。以PC機為核心,利用VB6.0實現了對實驗數據的顯示。PC根據得到的值與設定值進行比較,根據這個差值我們可以對系統進行進一步的完善。分析了位移傳感器技術、微處理器ARM和嵌入式操作系統的特點、優勢和國內外的研究現狀;而后介紹了微小位移測量系統的總體功能、系統的總體硬件框架;敘述了位置敏感探測器PSD的原理和結構,介紹了將PSD應用于位移測量的設計過程;在ARM最小系統的硬件平臺下,結合PSD實現了整個系統的硬件設計;軟件設計上,以uClinux操作系統作為軟件平臺,利用內核裁剪技術,移植了BOOTLOADER,設計了Linux驅動程序和應用程序;最后在系統進行調試的時候,對系統進行了必要的改進,主要是設計了相應的非線性補償電路,利用MATLAB對實驗數據進行了擬合與分析。通過實驗數據表明,基于ARM和PSD的微小位移測量系統具有精度高,響應速度快,并且成本低等優點。

    標簽: ARM PSD 位移測量

    上傳時間: 2013-04-24

    上傳用戶:gcs333

  • 基于FPGA技術的高性能AES_CBC算法的實現研究

    AES是美國于2000年10月份確立的高級加密標準,該標準的反饋鏈路模式AESCBC加密算法,用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數據網絡的關鍵,要保證在公眾網上傳輸的信息不被竊取和偷聽,必須對數據進行加密。在不影響網絡性能的前提下,快速實現數據加密/解密,對于開發高性能的安全路由器、安全網關等對數據處理速度要求高的通信設備具有重要的意義。 在目前可查詢的基于FPGA技術實現AESCBC的設計中,最快的加/解密速度達到700Mbps/400MHZ。商用CPU奔騰4主頻3.06,用匯編語言編寫程序,全部資源用于加密解密,最快的加密解密速度可以達到1.4Gbps。但根據國外測試結果表明,即使開發的路由器本身就基于高性能的雙64位MIPS網絡處理器,軟件加密解決方案僅能達到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實現AESCBC的方法有缺點的情況下,在深入研究影響硬件快速實現AESCBC難點基礎上,設計出一種適應于報文加密解密的硬件快速實現AESCBC的方案,在設計中采用加密解密和密鑰展開并行工作,實現了在線提供子密鑰。在解密中采用了雙隊列技術,實現了報文解密和子密鑰展開協調工作,提高了解密速度。 本文在quartus全面仿真設計方案的基礎上,全面驗證了硬件實現AESCBC方案的正確性,全面分析了本設計加密解密的性能。并且針對設計中的流水線效率低的問題,提出改善流水線性能的方案,設計出報文級并行加密解密方案,并且給出了硬件實現VPN的初步方案。實現了單一模塊加密速度達到1.16Gbps,單一模塊解密速度達到900Mbps,多個模塊并行工作加密解密速度達到6.4Gbps。 論文最后給出了總結與展望。目前實現的AESCBC算法,只能通過仿真驗證其功能的正確性,還需要下載到芯片上做進一步的驗證。要用硬件實現整個IPSec,還要進一步開發基于FPGA的技術。總之,為了適應路由器發展的需求,還有很多技術需要研究。

    標簽: AES_CBC FPGA 性能 實現研究

    上傳時間: 2013-05-29

    上傳用戶:wangzhen1990

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