邏輯綜合帶來了數字設計行業的革命，有效地提高了生產率，減少了設計周期時間。在手動轉換設計的年代，設計過程受到諸多限制，結更容易帶來人為的錯誤。而一個小小的錯誤就導致整個模塊需進行重新設計，設計轉換工作占去了整個設計周期的大部分時間，驗證工作進行困難，設計技術無法重用等等。而自動邏輯綜合工具的出現，突破了上述種種限制，使得設計者從繁瑣的轉換工作中解脫出來，將更多的時間用于驗證和優化，不僅保證了功能的實現，而且有利于提高性能。可見，綜合在邏輯設計中具有舉足輕重的作用。
標簽： 邏輯設計
上傳時間： 2013-10-25
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EDA （Electronic Design Automation）即“電子設計自動化”，是指以計算機為工作平臺，以EDA軟件為開發環境，以硬件描述語言為設計語言，以可編程器件PLD為實驗載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標器件的電子產品自動化設計過程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統設計中所占的份量越來越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設計開發領域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個特殊的軟件包中的一個或多個，因此這一領域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設計及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進行分類，另一種是按功能進行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業軟件公司，業內最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產品而開發的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨立于半導體器件廠商，具有良好的標準化和兼容性，適合于學術研究單位使用，但系統復雜、難于掌握且價格昂貴；后者能針對自己器件的工藝特點作出優化設計，提高資源利用率，降低功耗，改善性能，比較適合產品開發單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開發環境 由半導體公司提供，基本上可以完成從設計輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開發流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優勢是功能全集成化，可以加快動態調試，縮短開發周期；缺點是在綜合和仿真環節與專業的軟件相比，都不是非常優秀的。 (2) 綜合類 這類軟件的功能是對設計輸入進行邏輯分析、綜合和優化，將硬件描述語句（通常是系統級的行為描述語句）翻譯成最基本的與或非門的連接關系（網表），導出給PLD/FPGA廠家的軟件進行布局和布線。為了優化結果，在進行較復雜的設計時，基本上都使用這些專業的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開發工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對設計進行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門延時、線延時等的“時序仿真”（也叫“后仿真”）。復雜一些的設計，一般需要使用這些專業的仿真軟件。因為同樣的設計輸入，專業軟件的仿真速度比集成環境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們在性能上各有所長，有的綜合優化能力突出，有的仿真模擬功能強，好在多數工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開發工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過設置直接調用Modelsim和 Synplify進行仿真和綜合。 如果設計的硬件系統不是很大，對綜合和仿真的要求不是很高，那么可以在一個集成的開發環境中完成整個設計流程。如果要進行復雜系統的設計，則常規的方法是多種EDA工具協調工作，集各家之所長來完成設計流程。
標簽： EDA 編輯 邏輯
上傳時間： 2013-10-11
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基于單片機和FPGA的程控型邏輯分析儀設計與實現
標簽： FPGA 單片機 程控 邏輯分析儀
上傳時間： 2013-11-05
上傳用戶：daguda
通過介紹Multisim軟件的功能和特點,結合格雷瑪計數器的設計實例,敘述了在Multisim軟件平臺進行時序邏輯電路的設計原理及構成方法,并利用軟件對設計進行仿真。
標簽： Multisim 時序邏輯 仿真 電路設計
上傳時間： 2014-01-05
上傳用戶：sunchao524
芯片綜合的過程：芯片的規格說明，芯片設計的劃分，預布局，RTL 邏輯單元的綜合，各邏輯單元的集成，測試，布局規劃，布局布線，最終驗證等步驟。設計流程與思想概述：一個設計從市場需求到實際應用需要運用工程的概念和方法加以實現，這需要工程人員遵循一定的規則按一定的設計步驟進行操作。
標簽： 邏輯
上傳時間： 2013-11-12
上傳用戶：小楓殘月
采用EEPROM 工藝設計通用陣列邏輯器件 ——遇到的問題與解決方案 深圳市國微電子股份有限公司 裴國旭 電可擦除只讀存儲器（EEPROM）工藝可廣泛運用于各種消費產品中，像微控制器、 無線電話、數字信號處理器、無線通訊設備以及諸如專用芯片設計等諸多應用設備中。0.18μmEEPROM 智能模塊平臺可廣泛應用于快速增長的IC 卡市場，如手機SIM 卡、借記卡、信用卡、身份證、智能卡、USB 鑰匙以及其他需要安全認證或需時常更新和編寫資料的應用設備中。
標簽： EEPROM 工藝設計 陣列 邏輯器件
上傳時間： 2013-11-10
上傳用戶：baba
通用陣列邏輯GAL實現基本門電路的設計 一、實驗目的 1.了解GAL22V10的結構及其應用； 2.掌握GAL器件的設計原則和一般格式； 3.學會使用VHDL語言進行可編程邏輯器件的邏輯設計； 4.掌握通用陣列邏輯GAL的編程、下載、驗證功能的全部過程。 二、實驗原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構成。GAL芯片必須借助GAL的開發軟件和硬件，對其編程寫入后，才能使GAL芯片具有預期的邏輯功能。GAL22V10有10個I/O口、12個輸入口、10個寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術結合起來，在功能和結構上與GAL22V10完全相同，并沿用了GAL22V10器件的標準28腳PLCC封裝。ispGAl22V10的傳輸時延低于7.5ns，系統速度高達100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個輸出單元平均能夠容納12個乘積項，最多的單元可達16個乘積項，因而更為適用大型狀態機、狀態控制及數據處理、通訊工程、測量儀器等領域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實現諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實現在系統編程，每片ispGAL22V10需要有四個在系統編程引腳，它們是串行數據輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時鐘(SCLK)。這四個ISP控制信號巧妙地利用28腳PLCC封裝GAL22V10的四個空腳，從而使得兩種器件的引腳相互兼容。在系統編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統編程。 ispGAL22V10的內部結構圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對芯片編程下載的，必須經過計算機軟件對其進行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡稱為JED文件)。通過相應的軟件及編程電纜再將JED數據文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數字電子系統進行功能仿真和時序仿真。編譯器是此軟件的核心，能進行邏輯優化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經由一個圖形用戶接口選擇I/O設置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發者一個簡單而有力的工具。
標簽： GAL 陣列 邏輯 門電路
上傳時間： 2013-11-17
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QuartusII中_SignalTapⅡ邏輯分析儀的使用
標簽： QuartusII SignalTap 邏輯分析儀
上傳時間： 2013-11-23
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工業自動化解決方案之可編程邏輯控制器
標簽： 工業自動化 可編程邏輯控制器 方案
上傳時間： 2013-11-07
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可編程邏輯控制器的維護和故障診斷
標簽： 可編程邏輯控制器 故障診斷
上傳時間： 2014-01-07
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