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部分電路

  • FPGA與ARM EPI通信,控制16路步進(jìn)電機(jī)和12路DC馬達(dá) VHDL編寫的

    FPGA與ARM EPI通信,控制16路步進(jìn)電機(jī)和12路DC馬達(dá) VHDL編寫的,,,,,

    標(biāo)簽: FPGA VHDL ARM EPI

    上傳時(shí)間: 2013-10-21

    上傳用戶:zhyfjj

  • 基于FPGA的無(wú)人機(jī)多路視頻監(jiān)控系統(tǒng)設(shè)計(jì)

    為了能實(shí)時(shí)監(jiān)控?zé)o人機(jī)的狀態(tài)和提高無(wú)人機(jī)的安全可靠性,本設(shè)計(jì)利用FPGA高速率、豐富的片上資源和靈活的設(shè)計(jì)接口,設(shè)計(jì)了一套無(wú)人機(jī)多路監(jiān)控系統(tǒng)。該監(jiān)控系統(tǒng)具備了將處于無(wú)人機(jī)不同位置的攝像機(jī)所采集的視頻信息,傳送給地面站控制設(shè)備,并在同一臺(tái)顯示器上實(shí)現(xiàn)同步顯示的功能。仿真結(jié)果表明,該系統(tǒng)可以很好的保證監(jiān)控視頻的實(shí)時(shí)性、和高清度,確保無(wú)人機(jī)完成偵查任務(wù)。

    標(biāo)簽: FPGA 無(wú)人機(jī) 多路 視頻監(jiān)控

    上傳時(shí)間: 2013-10-22

    上傳用戶:cxl274287265

  • 基于FPGA的視頻圖像畫面分割器的設(shè)計(jì)

      系統(tǒng)結(jié)構(gòu)如 圖 1所示 , 從 系統(tǒng) 結(jié) 構(gòu)圖可 以看 出 , 系統(tǒng)主要包括視頻信 號(hào)輸入模塊 , 視頻信號(hào)處 理模 塊和視頻信號(hào)輸出模塊等 3個(gè)部分組成。各個(gè)模塊主要功能為: 視頻輸入模塊 將 采 集 的 多路 視 頻 信 號(hào) 轉(zhuǎn) 換成 數(shù) 字 信 號(hào) 送 到F P GA; 視頻處理模塊主要有F P GA 完成 ,根據(jù) 需要 對(duì)輸入 的數(shù)字視頻信號(hào)進(jìn)行處理 ; 視頻輸 出模塊將 F P GA處理后的信號(hào)轉(zhuǎn)換成模擬信號(hào)輸出到顯示器。

    標(biāo)簽: FPGA 視頻圖像 畫面分割器

    上傳時(shí)間: 2013-11-11

    上傳用戶:shawvi

  • 高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書-邏輯設(shè)計(jì)部分

    高級(jí)FPGA教學(xué)實(shí)驗(yàn)指導(dǎo)書-邏輯設(shè)計(jì)部分

    標(biāo)簽: FPGA 教學(xué)實(shí)驗(yàn) 指導(dǎo)書

    上傳時(shí)間: 2013-10-28

    上傳用戶:時(shí)代電子小智

  • 基于FPGA的多路視頻合成系統(tǒng)的設(shè)計(jì)

      摘 要:研究一種基于FPGA的多路視頻合成系統(tǒng)。系統(tǒng)接收16路ITU656格式的視頻數(shù)據(jù),按照畫面分割的要求對(duì)視頻數(shù)據(jù)流進(jìn)行有效抽取和幀合成處理,經(jīng)過(guò)視頻編碼芯片轉(zhuǎn)換成模擬信號(hào)輸出到顯示器,以全屏或多窗口模式顯示多路視頻畫面。系統(tǒng)利用FPGA的高速并行處理能力的優(yōu)勢(shì),應(yīng)用靈活的的多路視頻信號(hào)的合成技術(shù)和數(shù)字圖像處理算法,實(shí)現(xiàn)實(shí)時(shí)處理多路視頻數(shù)據(jù)。

    標(biāo)簽: FPGA 多路 視頻合成

    上傳時(shí)間: 2014-12-05

    上傳用戶:jiangfire

  • 基于FPGA的多功能多路舵機(jī)控制器的實(shí)現(xiàn)

    伺服舵機(jī)作為基本的輸出執(zhí)行機(jī)構(gòu)廣泛應(yīng)用于 遙控航模以及人形機(jī)器人的控制中。舵機(jī)是一種位 置伺服的驅(qū)動(dòng)器,其控制信號(hào)是PWM信號(hào).,利 用占空比的變化改變舵機(jī)的位置,也可使用FPGA、 模擬電路、單片機(jī)來(lái)產(chǎn)生舵機(jī)的控制信號(hào)舊。應(yīng) 用模擬電路產(chǎn)生PWM信號(hào),應(yīng)用的元器件較多, 會(huì)增加電路的復(fù)雜程度;若用單片機(jī)產(chǎn)生PWM信 號(hào),當(dāng)信號(hào)路數(shù)較少時(shí)單片機(jī)能滿足要求,但當(dāng) PWM信號(hào)多于4路時(shí),由于單片機(jī)指令是順序執(zhí) 行的,會(huì)產(chǎn)生較大的延遲,從而使PWM信號(hào)波形 不穩(wěn),導(dǎo)致舵機(jī)發(fā)生顫振。

    標(biāo)簽: FPGA 多功能 多路 舵機(jī)

    上傳時(shí)間: 2014-12-28

    上傳用戶:ainimao

  • 基于FPGA部分動(dòng)態(tài)可重構(gòu)的信號(hào)解調(diào)系統(tǒng)的實(shí)現(xiàn)

        針對(duì)調(diào)制樣式在不同環(huán)境下的變化,采用了FPGA部分動(dòng)態(tài)可重構(gòu)的新方法,通過(guò)對(duì)不同調(diào)制樣式信號(hào)的解調(diào)模塊的動(dòng)態(tài)加載,來(lái)實(shí)現(xiàn)了不同環(huán)境下針對(duì)不同調(diào)制樣式的解調(diào)。這種方式比傳統(tǒng)的設(shè)計(jì)方式具有更高的靈活性、可擴(kuò)展性,并減低了成本和功耗。該設(shè)計(jì)方案同時(shí)也介紹了FPGA部分動(dòng)態(tài)可重構(gòu)的概念和特點(diǎn),可以對(duì)其它通信信號(hào)處理系統(tǒng)設(shè)計(jì)提供一定的參考。

    標(biāo)簽: FPGA 部分動(dòng)態(tài)可重構(gòu) 信號(hào)解調(diào)系統(tǒng)

    上傳時(shí)間: 2013-11-11

    上傳用戶:GeekyGeek

  • WP374 Xilinx FPGA的部分重配置

    WP374 Xilinx FPGA的部分重配置

    標(biāo)簽: Xilinx FPGA 374 WP

    上傳時(shí)間: 2013-11-11

    上傳用戶:zhaoke2005

  • 采用FPGA的多路高壓IGBT驅(qū)動(dòng)觸發(fā)器研制

    為有效控制固態(tài)功率調(diào)制設(shè)備,提高系統(tǒng)的可調(diào)性和穩(wěn)定性,介紹了一種基于現(xiàn)場(chǎng)可編程門陣列( FPGA)和微控制器(MCU) 的多路高壓IGBT 驅(qū)動(dòng)觸發(fā)器的設(shè)計(jì)方法和實(shí)現(xiàn)電路。該觸發(fā)器可選擇內(nèi)或外觸發(fā)信號(hào),可遙控或本控,能產(chǎn)生多路頻率、寬度和延時(shí)獨(dú)立可調(diào)的脈沖信號(hào),信號(hào)的輸入輸出和傳輸都使用光纖。將該觸發(fā)器用于高壓IGBT(3300 V/ 800 A) 感應(yīng)疊加脈沖發(fā)生器中進(jìn)行實(shí)驗(yàn)測(cè)試,給出了實(shí)驗(yàn)波形。結(jié)果表明,該多路高壓IGBT驅(qū)動(dòng)觸發(fā)器輸出脈沖信號(hào)達(dá)到了較高的調(diào)整精度,頻寬’脈寬及延時(shí)可分別以步進(jìn)1 Hz、0. 1μs、0. 1μs 進(jìn)行調(diào)整,滿足了脈沖發(fā)生器的要求,提高了脈沖功率調(diào)制系統(tǒng)的性能。

    標(biāo)簽: FPGA IGBT 多路 驅(qū)動(dòng)

    上傳時(shí)間: 2013-10-22

    上傳用戶:zhulei420

  • 基于FPGA的多路高速串并轉(zhuǎn)換器設(shè)計(jì)

    高速串并轉(zhuǎn)換器的設(shè)計(jì)是FPGA 設(shè)計(jì)的一個(gè)重要方面,傳統(tǒng)設(shè)計(jì)方法由于采用FPGA 的內(nèi)部邏輯資源來(lái)實(shí)現(xiàn),從而限制了串并轉(zhuǎn)換的速度。該研究以網(wǎng)絡(luò)交換調(diào)度系統(tǒng)的FGPA 驗(yàn)證平臺(tái)中多路高速串并轉(zhuǎn)換器的設(shè)計(jì)為例,詳細(xì)闡述了1 :8DDR 模式下高速串并轉(zhuǎn)換器的設(shè)計(jì)方法和16 路1 :8 串并轉(zhuǎn)換器的實(shí)現(xiàn)。結(jié)果表明,采用Xilinx Virtex24 的ISERDES 設(shè)計(jì)的多路串并轉(zhuǎn)換器可以實(shí)現(xiàn)800 Mbit/ s 輸入信號(hào)的串并轉(zhuǎn)換,并且減少了設(shè)計(jì)復(fù)雜度,縮短了開發(fā)周期,能滿足設(shè)計(jì)要求。關(guān)鍵詞:串并轉(zhuǎn)換;現(xiàn)場(chǎng)可編程邏輯陣列;Xilinx ; ISERDES

    標(biāo)簽: FPGA 多路 串并轉(zhuǎn)換

    上傳時(shí)間: 2013-11-03

    上傳用戶:王小奇

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