Xilinx UltraScale™ 架構(gòu)針對(duì)要求最嚴(yán)苛的應(yīng)用，提供了前所未有的ASIC級(jí)的系統(tǒng)級(jí)集成和容量。 UltraScale架構(gòu)是業(yè)界首次在All Programmable架構(gòu)中應(yīng)用最先進(jìn)的ASIC架構(gòu)優(yōu)化。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù)，同 時(shí)還能從單芯片擴(kuò)展到3D IC。借助Xilinx Vivado®設(shè)計(jì)套件的分析型協(xié)同優(yōu)化，UltraScale架構(gòu)可以提供海量數(shù)據(jù)的路由功能，同時(shí)還能智能地解決先進(jìn)工藝節(jié)點(diǎn)上的頭號(hào)系統(tǒng)性能瓶頸。 這種協(xié)同設(shè)計(jì)可以在不降低性能的前提下達(dá)到實(shí)現(xiàn)超過(guò)90%的利用率。 UltraScale架構(gòu)的突破包括： • 幾乎可以在晶片的任何位置戰(zhàn)略性地布置類似于ASIC的系統(tǒng)時(shí)鐘，從而將時(shí)鐘歪斜降低達(dá)50% • 系統(tǒng)架構(gòu)中有大量并行總線，無(wú)需再使用會(huì)造成時(shí)延的流水線，從而可提高系統(tǒng)速度和容量 • 甚至在要求資源利用率達(dá)到90%及以上的系統(tǒng)中，也能消除潛在的時(shí)序收斂問(wèn)題和互連瓶頸 • 可憑借3D IC集成能力構(gòu)建更大型器件，并在工藝技術(shù)方面領(lǐng)先當(dāng)前行業(yè)標(biāo)準(zhǔn)整整一代 • 能在更低的系統(tǒng)功耗預(yù)算范圍內(nèi)顯著提高系統(tǒng)性能，包括多Gb串行收發(fā)器、I/O以及存儲(chǔ)器帶寬 • 顯著增強(qiáng)DSP與包處理性能 賽靈思UltraScale架構(gòu)為超大容量解決方案設(shè)計(jì)人員開(kāi)啟了一個(gè)全新的領(lǐng)域。
標(biāo)簽： UltraScale Xilinx 架構(gòu)
上傳時(shí)間： 2013-12-23
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根據(jù)無(wú)人機(jī)系統(tǒng)的控制特點(diǎn)，提出了一種基于FPGA的無(wú)人機(jī)控制器設(shè)計(jì)方案，并完成了該方案的軟硬件設(shè)計(jì)。該方案將鍵盤(pán)掃描、AD采樣、指令編碼與顯示和指令異步串行發(fā)送等功能模塊集成到FPGA內(nèi)部，簡(jiǎn)化了控制器硬件結(jié)構(gòu)。實(shí)際應(yīng)用表明，該無(wú)人機(jī)控制器具有指令群延時(shí)低、功能可擴(kuò)展性強(qiáng)等優(yōu)點(diǎn)，能夠滿足使用要求。
標(biāo)簽： FPGA 無(wú)人機(jī) 制器設(shè)計(jì)
上傳時(shí)間： 2013-10-30
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介紹了符合CCSDS標(biāo)準(zhǔn)的RS（255，223）碼譯碼器的硬件實(shí)現(xiàn)結(jié)構(gòu)。譯碼器采用8位并行時(shí)域譯碼算法，主要包括了修正后的無(wú)逆BM迭代譯碼算法，錢(qián)搜索算法和Forney算法。采用了三級(jí)流水線結(jié)構(gòu)實(shí)現(xiàn)，減小了譯碼器的時(shí)延，提高了譯碼的速率，使用了VHDL語(yǔ)言完成譯碼器的設(shè)計(jì)與實(shí)現(xiàn)。測(cè)試表明，該譯碼器性能優(yōu)良，適用于高速通信。
上傳時(shí)間： 2013-12-13
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EDA （Electronic Design Automation）即“電子設(shè)計(jì)自動(dòng)化”，是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開(kāi)發(fā)環(huán)境，以硬件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件PLD為實(shí)驗(yàn)載體(包括CPLD、FPGA、EPLD等)，以集成電路芯片為目標(biāo)器件的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。“工欲善其事，必先利其器”，因此，EDA工具在電子系統(tǒng)設(shè)計(jì)中所占的份量越來(lái)越高。下面就介紹一些目前較為流行的EDA工具軟件。 PLD 及IC設(shè)計(jì)開(kāi)發(fā)領(lǐng)域的EDA工具，一般至少要包含仿真器（Simulator）、綜合器（Synthesizer）和配置器（Place and Routing, P&R）等幾個(gè)特殊的軟件包中的一個(gè)或多個(gè)，因此這一領(lǐng)域的EDA工具就不包括Protel、PSpice、Ewb等原理圖和PCB板設(shè)計(jì)及電路仿真軟件。目前流行的EDA工具軟件有兩種分類方法：一種是按公司類別進(jìn)行分類，另一種是按功能進(jìn)行劃分。 若按公司類別分，大體可分兩類：一類是EDA 專業(yè)軟件公司，業(yè)內(nèi)最著名的三家公司是Cadence、Synopsys和Mentor Graphics；另一類是PLD器件廠商為了銷售其產(chǎn)品而開(kāi)發(fā)的EDA工具，較著名的公司有Altera、Xilinx、lattice等。前者獨(dú)立于半導(dǎo)體器件廠商，具有良好的標(biāo)準(zhǔn)化和兼容性，適合于學(xué)術(shù)研究單位使用，但系統(tǒng)復(fù)雜、難于掌握且價(jià)格昂貴；后者能針對(duì)自己器件的工藝特點(diǎn)作出優(yōu)化設(shè)計(jì)，提高資源利用率，降低功耗，改善性能，比較適合產(chǎn)品開(kāi)發(fā)單位使用。 若按功能分，大體可以分為以下三類。 (1) 集成的PLD/FPGA開(kāi)發(fā)環(huán)境 由半導(dǎo)體公司提供，基本上可以完成從設(shè)計(jì)輸入（原理圖或HDL）→仿真→綜合→布線→下載到器件等囊括所有PLD開(kāi)發(fā)流程的所有工作。如Altera公司的MaxplusⅡ、QuartusⅡ，Xilinx公司的ISE，Lattice公司的 ispDesignExpert等。其優(yōu)勢(shì)是功能全集成化，可以加快動(dòng)態(tài)調(diào)試，縮短開(kāi)發(fā)周期；缺點(diǎn)是在綜合和仿真環(huán)節(jié)與專業(yè)的軟件相比，都不是非常優(yōu)秀的。 (2) 綜合類 這類軟件的功能是對(duì)設(shè)計(jì)輸入進(jìn)行邏輯分析、綜合和優(yōu)化，將硬件描述語(yǔ)句（通常是系統(tǒng)級(jí)的行為描述語(yǔ)句）翻譯成最基本的與或非門(mén)的連接關(guān)系（網(wǎng)表），導(dǎo)出給PLD/FPGA廠家的軟件進(jìn)行布局和布線。為了優(yōu)化結(jié)果，在進(jìn)行較復(fù)雜的設(shè)計(jì)時(shí)，基本上都使用這些專業(yè)的邏輯綜合軟件，而不采用廠家提供的集成PLD/FPGA開(kāi)發(fā)工具。如Synplicity公司的Synplify、Synopsys公司的FPGAexpress、FPGA Compiler Ⅱ等。 (3) 仿真類 這類軟件的功能是對(duì)設(shè)計(jì)進(jìn)行模擬仿真，包括布局布線（P&R）前的“功能仿真”（也叫“前仿真”）和P&R后的包含了門(mén)延時(shí)、線延時(shí)等的“時(shí)序仿真”（也叫“后仿真”）。復(fù)雜一些的設(shè)計(jì)，一般需要使用這些專業(yè)的仿真軟件。因?yàn)橥瑯拥脑O(shè)計(jì)輸入，專業(yè)軟件的仿真速度比集成環(huán)境的速度快得多。此類軟件最著名的要算Model Technology公司的Modelsim，Cadence公司的NC-Verilog/NC-VHDL/NC-SIM等。 以上介紹了一些具代表性的EDA 工具軟件。它們?cè)谛阅苌细饔兴L(zhǎng)，有的綜合優(yōu)化能力突出，有的仿真模擬功能強(qiáng)，好在多數(shù)工具能相互兼容，具有互操作性。比如Altera公司的 QuartusII集成開(kāi)發(fā)工具，就支持多種第三方的EDA軟件，用戶可以在QuartusII軟件中通過(guò)設(shè)置直接調(diào)用Modelsim和 Synplify進(jìn)行仿真和綜合。 如果設(shè)計(jì)的硬件系統(tǒng)不是很大，對(duì)綜合和仿真的要求不是很高，那么可以在一個(gè)集成的開(kāi)發(fā)環(huán)境中完成整個(gè)設(shè)計(jì)流程。如果要進(jìn)行復(fù)雜系統(tǒng)的設(shè)計(jì)，則常規(guī)的方法是多種EDA工具協(xié)調(diào)工作，集各家之所長(zhǎng)來(lái)完成設(shè)計(jì)流程。
上傳時(shí)間： 2013-10-11
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隨著科學(xué)技術(shù)的不斷發(fā)展，人們的生活水平的不斷提高，通信技術(shù)的不斷擴(kuò)延，計(jì)算機(jī)已經(jīng)涉及到各個(gè)不同的行業(yè)，成為人們生活、工作、學(xué)習(xí)、娛樂(lè)不可缺少的工具。而計(jì)算機(jī)主板作為計(jì)算機(jī)中非常重要的核心部件，其品質(zhì)的好壞直接影響計(jì)算機(jī)整體品質(zhì)的高低。因此在生產(chǎn)主板的過(guò)程中每一步都是要嚴(yán)格把關(guān)的，不能有絲毫的懈怠，這樣才能使其品質(zhì)得到保證。 基于此，本文主要介紹電腦主板的SMT生產(chǎn)工藝流程和F/T(Function Test)功能測(cè)試步驟（F/T測(cè)試步驟以惠普H310機(jī)種為例）。讓大家了解一下完整的計(jì)算機(jī)主板是如何制成的，都要經(jīng)過(guò)哪些工序以及如何檢測(cè)產(chǎn)品質(zhì)量的。 本文首先簡(jiǎn)單介紹了PCB板的發(fā)展歷史，分類，功能及發(fā)展趨勢(shì)，SMT及SMT產(chǎn)品制造系統(tǒng)，然后重點(diǎn)介紹了SMT生產(chǎn)工藝流程和F/T測(cè)試步驟。
標(biāo)簽： 電腦主板 生產(chǎn)工藝 流程
上傳時(shí)間： 2013-11-02
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15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開(kāi)啟 Setup - Constraints - Electrical constraint sets 下的 DRC 選項(xiàng). 點(diǎn)選 Electrical Constraints dialog box 下 Options 頁(yè)面 勾選 Z-Axis delay欄.
上傳時(shí)間： 2013-11-12
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針對(duì)固定碼長(zhǎng)Turbo碼適應(yīng)性差的缺點(diǎn)，以LTE為應(yīng)用背景，提出了一種幀長(zhǎng)可配置的Turbo編譯碼器的FPGA實(shí)現(xiàn)方案。該設(shè)計(jì)可以依據(jù)具體的信道環(huán)境和速率要求調(diào)節(jié)信息幀長(zhǎng)，平衡譯碼性能和系統(tǒng)時(shí)延。方案采用“自頂向下”的設(shè)計(jì)思想和“自底而上”的實(shí)現(xiàn)方法，對(duì) Turbo編譯碼系統(tǒng)模塊化設(shè)計(jì)后優(yōu)化統(tǒng)一，經(jīng)時(shí)序仿真驗(yàn)證后下載配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。測(cè)試結(jié)果表明，系統(tǒng)運(yùn)行穩(wěn)健可靠，并具有良好的移植性；集成化一體設(shè)計(jì)，為L(zhǎng)TE標(biāo)準(zhǔn)下Turbo碼 ASIC的開(kāi)發(fā)提供了參考。
標(biāo)簽： Turbo LTE 標(biāo)準(zhǔn) 編譯碼器
上傳時(shí)間： 2013-10-08
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隨著HDL Hardware Description Language 硬件描述語(yǔ)言語(yǔ)言綜合工具及其它相關(guān)工具的推廣使廣大設(shè)計(jì)工程師從以往煩瑣的畫(huà)原理圖連線等工作解脫開(kāi)來(lái)能夠?qū)⒐ぷ髦匦霓D(zhuǎn)移到功能實(shí)現(xiàn)上極大地提高了工作效率任何事務(wù)都是一分為二的有利就有弊我們發(fā)現(xiàn)現(xiàn)在越來(lái)越多的工程師不關(guān)心自己的電路實(shí)現(xiàn)形式以為我只要將功能描述正確其它事情交給工具就行了在這種思想影響下工程師在用HDL語(yǔ)言描述電路時(shí)腦袋里沒(méi)有任何電路概念或者非常模糊也不清楚自己寫(xiě)的代碼綜合出來(lái)之后是什么樣子映射到芯片中又會(huì)是什么樣子有沒(méi)有充分利用到FPGA的一些特殊資源遇到問(wèn)題立刻想到的是換速度更快容量更大的FPGA器件導(dǎo)致物料成本上升更為要命的是由于不了解器件結(jié)構(gòu)更不了解與器件結(jié)構(gòu)緊密相關(guān)的設(shè)計(jì)技巧過(guò)分依賴綜合等工具工具不行自己也就束手無(wú)策導(dǎo)致問(wèn)題遲遲不能解決從而嚴(yán)重影響開(kāi)發(fā)周期導(dǎo)致開(kāi)發(fā)成本急劇上升 目前我們的設(shè)計(jì)規(guī)模越來(lái)越龐大動(dòng)輒上百萬(wàn)門(mén)幾百萬(wàn)門(mén)的電路屢見(jiàn)不鮮同時(shí)我們所采用的器件工藝越來(lái)越先進(jìn)已經(jīng)步入深亞微米時(shí)代而在對(duì)待深亞微米的器件上我們的設(shè)計(jì)方法將不可避免地發(fā)生變化要更多地關(guān)注以前很少關(guān)注的線延時(shí)我相信ASIC設(shè)計(jì)以后也會(huì)如此此時(shí)如果我們不在設(shè)計(jì)方法設(shè)計(jì)技巧上有所提高是無(wú)法面對(duì)這些龐大的基于深亞微米技術(shù)的電路設(shè)計(jì)而且現(xiàn)在的競(jìng)爭(zhēng)越來(lái)越激勵(lì)從節(jié)約公司成本角度出 也要求我們盡可能在比較小的器件里完成比較多的功能 本文從澄清一些錯(cuò)誤認(rèn)識(shí)開(kāi)始從FPGA器件結(jié)構(gòu)出發(fā)以速度路徑延時(shí)大小和面積資源占用率為主題描述在FPGA設(shè)計(jì)過(guò)程中應(yīng)當(dāng)注意的問(wèn)題和可以采用的設(shè)計(jì)技巧本文對(duì)讀者的技能基本要求是熟悉數(shù)字電路基本知識(shí)如加法器計(jì)數(shù)器RAM等熟悉基本的同步電路設(shè)計(jì)方法熟悉HDL語(yǔ)言對(duì)FPGA的結(jié)構(gòu)有所了解對(duì)FPGA設(shè)計(jì)流程比較了解
標(biāo)簽： Xilinx FPGA 華為 高級(jí)技巧
上傳時(shí)間： 2015-01-02
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目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2013-11-20
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PCB Layout Rule Rev1.70, 規(guī)範(fàn)內(nèi)容如附件所示, 其中分為: (1) ”P(pán)CB LAYOUT 基本規(guī)範(fàn)”:為R&D Layout時(shí)必須遵守的事項(xiàng), 否則SMT,DIP,裁板時(shí)無(wú)法生產(chǎn). (2) “錫偷LAYOUT RULE建議規(guī)範(fàn)”: 加適合的錫偷可降低短路及錫球. (3) “PCB LAYOUT 建議規(guī)範(fàn)”:為製造單位為提高量產(chǎn)良率,建議R&D在design階段即加入PCB Layout. (4) ”零件選用建議規(guī)範(fàn)”: Connector零件在未來(lái)應(yīng)用逐漸廣泛, 又是SMT生產(chǎn)時(shí)是偏移及置件不良的主因,故製造希望R&D及採(cǎi)購(gòu)在購(gòu)買(mǎi)異形零件時(shí)能顧慮製造的需求, 提高自動(dòng)置件的比例.
標(biāo)簽： LAYOUT PCB 設(shè)計(jì)規(guī)范
上傳時(shí)間： 2013-11-03
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